特許

J-GLOBAL ID：200903097314299271

半導体集積回路装置

発明者： 平賀 則秋
出願人/特許権者： ローム株式会社
代理人 (1件)： 佐野 静夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-214442
公開番号（公開出願番号）：特開平11-068045
出願日： 1997年08月08日
公開日（公表日）： 1999年03月09日
要約：

【要約】【課題】バイアスラインが信号配線領域を占有することなしにマクロセルに充分なバイアスを与えることができる半導体集積回路装置を提供する。【解決手段】CMOSトランジスタから成るマクロセルを有する半導体集積回路装置において、マクロセルの第1層配線として、PチャンネルMOSトランジスタのソースに結合する電源ラインVDDと、NチャンネルMOSトランジスタのソースに結合するグランドラインVSSを第1方向に形成し、第2層配線として、前記電源ラインVDDに接続される電源供給ライン5と、グランドラインVSSに接続されるグランド電圧供給ライン7と、PチャンネルMOSトランジスタのNウエルにバイアスを与える第1バイアスライン6と、半導体基板にバイアスを与える第2バイアスライン8とを前記第1方向とは直角の第2方向に繰り返し複数形成している。

請求項（抜粋）：

CMOSトランジスタから成るマクロセルを有する半導体集積回路装置において、前記マクロセルの第1層配線として、PチャンネルMOSトランジスタのソースに結合する電源ラインと、NチャンネルMOSトランジスタのソースに結合するグランドラインを第1方向に形成し、第2層配線として、前記電源ラインに接続される電源供給ラインと、前記グランドラインに接続されるグランド電圧供給ラインと、PチャンネルMOSトランジスタのNウエルにバイアスを与える第1バイアスラインと、半導体基板にバイアスを与える第2バイアスラインとを前記第1方向とは直角の第2方向に繰り返し複数形成したことを特徴とする半導体集積回路装置。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092

FI (2件)：

H01L 27/04 D ,  H01L 27/08 321 J

引用特許：

審査官引用 (4件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平4-071830   出願人：日本電気株式会社
• 特開昭63-202053
  
• ロジックLSI
  公報種別：公開公報   出願番号：特願平6-272020   出願人：株式会社日立製作所, 株式会社日立マイコンシステム
• 特開平4-192455