半導体装置及びその製造方法

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出願人/特許権者：
代理人 (1件)：岡本啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2000-183210
公開番号（公開出願番号）：特開2002-009256
出願日： 2000年06月19日
公開日（公表日）： 2002年01月11日
要約：

【要約】【課題】強誘電体キャパシタを有する半導体装置に関し、トランジスタの上方に形成されるキャパシタへのダメージを抑制して、キャパシタの上部電極と下部電極へのそれぞれの配線接続構造を簡単にすること。【解決手段】メモリセル領域AのMOSFETのソース/ドレイン6aの上とキャパシタQを覆う絶縁膜において、キャパシタQの下部電極11aの上に同じ工程でそれぞれコンタクトホール15a〜15eを形成し、各コンタクトホール15a〜15eの中にプラグ18a〜18eを埋め込んだ後に、キャパシタQの上部電極13aの上にコンタクトホール15fを形成する工程を含む。

請求項（抜粋）：

半導体基板に形成された第1の不純物領域及び第2の不純物領域と該半導体基板上に形成されたゲート電極とを有するトランジスタと、前記トランジスタを覆う第1の絶縁膜と、前記第1の絶縁膜の上に形成され、強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜とこれを挟む上部電極及び下部電極とを有するキャパシタと、前記キャパシタ及び前記第1の絶縁膜の上に形成されて表面が平坦化された第2の絶縁膜と、前記第1及び第2の絶縁膜のうち前記第1の不純物領域の上と前記下部電極の上のそれぞれに形成された第1のホールと第2のホールと、前記第1のホールと前記第2のホールのそれぞれの中に同じ材料により形成された第1のプラグと第2のプラグと、前記第2の絶縁膜のうち前記キャパシタの前記上部電極の上に形成された第3のホールと、前記第2の絶縁膜の上に形成された導電膜から構成され、前記第3のホールを通して前記上部電極に接続され且つ前記第1のプラグに接続される第1の導電パターンと、前記導電膜から構成され、かつ前記第2のプラグの上に接続される第2の導電パターンとを有することを特徴とする半導体装置。

IPC (4件)：

H01L 27/105 , H01L 21/768 , H01L 27/108 , H01L 21/8242

FI (4件)：

H01L 27/10 444 B , H01L 21/90 B , H01L 27/10 621 Z , H01L 27/10 651

Fターム (56件)：

5F033HH09 , 5F033HH18 , 5F033HH33 , 5F033JJ09 , 5F033JJ18 , 5F033JJ19 , 5F033JJ33 , 5F033KK09 , 5F033KK18 , 5F033KK25 , 5F033KK27 , 5F033KK33 , 5F033MM05 , 5F033NN06 , 5F033NN15 , 5F033NN32 , 5F033PP06 , 5F033PP15 , 5F033QQ09 , 5F033QQ11 , 5F033QQ24 , 5F033QQ31 , 5F033QQ34 , 5F033QQ35 , 5F033QQ39 , 5F033QQ48 , 5F033QQ74 , 5F033QQ85 , 5F033QQ90 , 5F033RR03 , 5F033RR04 , 5F033RR07 , 5F033SS02 , 5F033SS04 , 5F033SS15 , 5F033TT02 , 5F033VV10 , 5F033VV16 , 5F033XX00 , 5F083AD10 , 5F083AD21 , 5F083FR02 , 5F083JA13 , 5F083JA15 , 5F083JA35 , 5F083JA36 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083JA43 , 5F083JA44 , 5F083JA53 , 5F083JA56 , 5F083MA06 , 5F083MA19 , 5F083PR34

引用特許：

審査官引用 (3件)

強誘電体記憶素子、記憶装置およびそれらの製造方法
公報種別：公開公報出願番号：特願平10-247722 出願人：日本電気株式会社
強誘電体キャパシタ、強誘電体不揮発性記憶装置および強誘電体装置
公報種別：公開公報出願番号：特願平9-103457 出願人：ソニー株式会社
半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願平10-202979 出願人：株式会社東芝

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