特許

J-GLOBAL ID：200903097437567637

被検査パターンの欠陥検査方法およびその方法を用いた半導体製造プロセス評価方法並びに複数画像の位置合わせ方法

発明者： 前田 俊二 ,  田中 麻紀 ,  窪田 仁志
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高橋 明夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-012880
公開番号（公開出願番号）：特開平9-203621
出願日： 1996年01月29日
公開日（公表日）： 1997年08月05日
要約：

【要約】【課題】半導体ウエハのメモリマット部、周辺回路の欠陥を検出する高感度な被検査パターンの欠陥検査方法を提供する。【課題を解決する手段】 同一となるように形成されたメモリマット部21と周辺回路部22とを有するチップ20を複数個配置した被検査パターンの欠陥検査方法で、被検査パターンの定めたチップ20から画像信号9を検出し、この検出画像信号9に対して統計量からなる統計画像を生成し、この統計画像を基準画像とすることによって欠陥13を検出する。このようにして、チップ20を複数配列されている被検査パターンで、欠陥を高感度に検出するすることができる。

請求項（抜粋）：

同一となるように形成されたチップを複数個配置した被検査パターンの欠陥検査方法において、前記被検査パターンの定めたチップから画像信号を検出し、当該検出画像信号から統計画像を生成し、前記統計画像と基準画像と比較することによって欠陥を検出することを特徴とする被検査パターンの欠陥検査方法。

IPC (5件)：

G01B 11/24 ,  G01N 21/88 ,  G06T 7/00 ,  H01L 21/027 ,  H01L 21/66

FI (6件)：

G01B 11/24 F ,  G01N 21/88 E ,  H01L 21/66 J ,  G06F 15/62 405 A ,  G06F 15/70 325 ,  H01L 21/30 502 V