SOI入力保護回路

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-170832
公開番号（公開出願番号）：特開平9-023017
出願日： 1995年07月06日
公開日（公表日）： 1997年01月21日
要約：

【要約】【課題】静電気等の高電圧による破壊からMOSFETを保護する、SOI構造を有する入力保護回路を得ることを最も主要な特徴とする。【解決手段】 SOI基板30中に、シリコン層6と埋込酸化膜2を上下方向に貫通し、P型シリコン基板1の中にまで至るトレンチ31が設けられている。シリコン基板1と、PN接合によって接続されるように、トレンチ31内にn+ ポリシリコン層3が埋込まれている。n+ ポリシリコン層3に、配線4が接続されている。配線4の一方端は入力パッドに接続され、その他方端は内部回路に接続されている。n+ ポリシリコン層3とP型シリコン基板1の界面におけるPN接合でのアバランシェブレイクダウンによって、入力電圧が制限される。

請求項（抜粋）：

入力パッドと内部回路との間に設けられるSOI入力保護回路であって、第1導電型のシリコン基板と、該シリコン基板の上に形成された埋込酸化膜と、該埋込酸化膜の上に形成されたシリコン層とからなるSOI基板と、前記シリコン層と前記埋込酸化膜を上下方向に貫通し、前記シリコン基板の中にまで至るトレンチと、前記シリコン基板と、PN接合によって接続されるように、前記トレンチ内に埋込まれた第2導電型の導電層と、前記導電層に接続され、かつその一方端が前記入力パッドに接続され、その他方端が前記内部回路に接続された配線と、を備え、前記PN接合でのアバランシェブレイクダウンによって入力電圧を制限する、SOI入力保護回路。

IPC (6件)：

H01L 29/866 , H01L 21/28 301 , H01L 21/762 , H01L 27/06 , H01L 27/12 , H01L 29/861

FI (7件)：

H01L 29/90 D , H01L 21/28 301 A , H01L 27/12 E , H01L 27/12 K , H01L 21/76 D , H01L 27/06 311 C , H01L 29/90 P

引用特許：

審査官引用 (11件)

特開平4-345064
半導体装置及び光弁装置
公報種別：公開公報出願番号：特願平6-021205 出願人：セイコー電子工業株式会社
特開平3-082138

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