特許
J-GLOBAL ID：200903097920191800

半導体素子の連結配線形成方法

発明者：
李 守 根

李 守 根 について

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慎 ▲こう▼ 縡

慎 ▲こう▼ 縡 について

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李 敬 雨

李 敬 雨 について

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金 在 鶴

金 在 鶴 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 八田 幹雄 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-135872
公開番号（公開出願番号）：特開2002-353310
出願日： 2002年05月10日
公開日（公表日）： 2002年12月06日
要約：
【要約】【課題】 半導体素子の連結配線形成方法を提供する。【解決手段】 半導体基板上に形成された下部導電層上に、第1エッチング終了層と、第1層間絶縁層と、第2エッチング終了層と、第2層間絶縁層とを順次形成する段階と、前記第1エッチング終了層をエッチング終了点としてこれらの層を順次にエッチングしてビアホールを形成する段階と、前記ビアホール内に前記ビアホールの底に結果的に現れる前記第1エッチング終了層の部分を覆って保護する保護層を形成する段階と、前記第2エッチング終了層をエッチング終了点として前記ビアホールに隣接する前記第2層間絶縁層の部分をエッチングして前記ビアホールに連結するトレンチを形成する段階と、前記保護層を除去する段階と、前記ビアホールの底に位置する前記第1エッチング終了層の部分を除去する段階と、前記ビアホール及び前記トレンチを充填し、前記下部導電層に電気的に連結される上部導電層を形成する段階と、を含むことを特徴とする半導体素子の連結配線形成方法である。
請求項（抜粋）：
半導体基板上に形成された下部導電層上に第1エッチング終了層を形成する段階と、前記第1エッチング終了層上に第1層間絶縁層を形成する段階と、前記第1層間絶縁層上に第2エッチング終了層を形成する段階と、前記第2エッチング終了層上に第2層間絶縁層を形成する段階と、前記第1エッチング終了層をエッチング終了点として前記第2層間絶縁層、前記第2エッチング終了層及び前記第1層間絶縁層を順次にエッチングして前記下部導電層上に配列されるビアホールを形成する段階と、前記ビアホール内に、前記ビアホールの底に結果的に現れる前記第1エッチング終了層の部分を覆って保護する保護層を形成する段階と、前記第2エッチング終了層をエッチング終了点として前記ビアホールに隣接する前記第2層間絶縁層の部分をエッチングして前記ビアホールに連結するトレンチを形成する段階と、前記保護層を除去する段階と、前記ビアホールの底に位置する前記第1エッチング終了層の部分を除去する段階と、前記ビアホール及び前記トレンチを充填し、前記下部導電層に電気的に連結される上部導電層を形成する段階と、を含むことを特徴とする半導体素子の連結配線形成方法。
IPC (2件)：
H01L 21/768 ,  H01L 21/306
FI (2件)：
H01L 21/90 A ,  H01L 21/306 D
Fターム (18件)：
5F033MM02 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ31 ,  5F033QQ37 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F043AA31 ,  5F043AA38 ,  5F043BB22 ,  5F043DD24 ,  5F043DD30 ,  5F043FF06 ,  5F043GG03
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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