特許
J-GLOBAL ID：200903012700844270

半導体装置とその製造方法

発明者：
渡邉 健一

渡邉 健一 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-115501
公開番号（公開出願番号）：特開2002-313910
出願日： 2001年04月13日
公開日（公表日）： 2002年10月25日
要約：
【要約】【課題】 ダマシンプロセスで作成するのに適した新規な多層配線構造を有する半導体装置を提供する。【解決手段】 半導体装置は、複数の半導体素子を有する半導体基板上に形成され、下層ダマシン配線を有する第1絶縁層と、その上に形成され、第2ダマシン配線と第1の段差を形成する位置合わせ配線パターンとを有する第2絶縁層と、同一の表面配線層で形成され、第2ダマシン配線を覆う表面配線パターンと位置合わせ配線パターンの上に形成され、第1の段差を反映する第2の段差を有する第1位置合わせ表面配線パターンと、表面配線パターンと第1位置合わせ表面配線パターンとを覆い、第2絶縁層上に形成された第3絶縁層とを有する。
請求項（抜粋）：
複数の半導体素子を有する半導体基板と、前記半導体基板上に形成された第2絶縁層と、前記第2絶縁層の表面から形成され、第1の幅を有するダマシン配線用凹部と、前記第2絶縁層の表面から形成され、前記第1の幅より大きい第2の幅を有する位置合わせ溝と、前記ダマシン配線用凹部を埋め込んで形成され、前記第2絶縁層表面とほぼ面一の表面を有するダマシン配線と、前記ダマシン配線と同一の配線層で前記位置合わせ溝内に形成され、第1の段差を形成する位置合わせ配線パターンと、前記第2絶縁層表面上に形成され、前記ダマシン配線に接続された表面配線パターンと、前記表面配線パターンと同一の表面配線層で前記位置合わせ配線パターンの上に形成され、前記第1の段差を反映する第2の段差を有する第1位置合わせ表面配線パターンと、前記表面配線パターンと前記第1位置合わせ表面配線パターンとを覆い、前記第2絶縁層上に形成された第3絶縁層とを有する半導体装置。
IPC (3件)：
H01L 21/768 ,  H01L 21/8238 ,  H01L 27/092
FI (2件)：
H01L 21/90 A ,  H01L 27/08 321 F
Fターム (73件)：
5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033HH13 ,  5F033HH14 ,  5F033HH17 ,  5F033HH18 ,  5F033HH19 ,  5F033HH20 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ01 ,  5F033JJ08 ,  5F033JJ09 ,  5F033JJ11 ,  5F033JJ13 ,  5F033JJ14 ,  5F033JJ17 ,  5F033JJ18 ,  5F033JJ20 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK01 ,  5F033KK08 ,  5F033KK09 ,  5F033KK11 ,  5F033KK13 ,  5F033KK14 ,  5F033KK17 ,  5F033KK18 ,  5F033KK19 ,  5F033KK20 ,  5F033KK21 ,  5F033KK32 ,  5F033KK33 ,  5F033KK34 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP26 ,  5F033QQ01 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR11 ,  5F033RR15 ,  5F033RR29 ,  5F033SS04 ,  5F033VV07 ,  5F033XX15 ,  5F048AC03 ,  5F048BA01 ,  5F048BC06 ,  5F048BE03 ,  5F048BF01 ,  5F048BF12 ,  5F048BF16 ,  5F048BG14
引用特許：
出願人引用 (8件)
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審査官引用 (4件)
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