特許
J-GLOBAL ID：200903097922746132

整合された(oncoordinates)並列ソフトウェア実行のための高性能非ブロッキング並列記憶マネジャ

発明者：
ハリー・ジェイ・ビーティー・サード

ハリー・ジェイ・ビーティー・サード について

, 
ピーター・シー・エルメンドルフ

ピーター・シー・エルメンドルフ について


出願人/特許権者：
インターナショナル・ビジネス・マシーンズ・コーポレーション

インターナショナル・ビジネス・マシーンズ・コーポレーション について


代理人 (1件)： 坂口 博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-185277
公開番号（公開出願番号）：特開2002-063040
出願日： 2001年06月19日
公開日（公表日）： 2002年02月28日
要約：
【要約】 (修正有)【課題】 並列処理コンピューティング・システムにおいてメモリを割り振る方法を提供すること。【解決手段】 この方法は、第1スレッドを使用してシステム・メモリからメモリを要求すること、要求を超える第1のメモリ・プールを第1スレッドに割り振ってそのメモリ・プールを第2スレッドと関連付けること、第2スレッドを使用してシステム・メモリからメモリを要求すること、要求を超える第2のメモリ・プールを第2スレッドに割り振ってそのメモリ・プールを第1スレッドと関連付けること第1スレッドを使用して第2スレッドからさらなるメモリを要求すること、およびシステム・メモリに要求を行わずに第2スレッドから第2のメモリ・プールの部分を第1スレッドに割り振ることを含む。第1メモリ・プールおよび第2メモリ・プールはそれぞれ、システム・メモリによって第1スレッドおよび第2スレッドのためにマークされたメモリ部分を含む。
請求項（抜粋）：
並列処理コンピューティング・システムにおいてメモリを割り振るための方法であって、並列処理に使用可能なシステム・メモリを提供するステップと、第1のスレッドおよび第2のスレッドを提供するステップであって、各スレッドが、プログラム構造によって管理される独立した制御の流れを表し、異なるプログラム・タスクを実行するステップと、第1スレッドを使用してシステム・メモリにメモリを要求するステップと、第1スレッドに要求を超える第1のメモリ・プールを割り振り、そのメモリ・プールを第2スレッドと関連付けるステップと、第2スレッドを使用してシステム・メモリにメモリを要求するステップと、第2スレッドに要求を超える第2のメモリ・プールを割り振り、そのメモリ・プールを第1スレッドと関連付けるステップと、第1スレッドを使用して第2スレッドにさらにメモリを要求するステップと、システム・メモリに要求を行わずに、第2スレッドから第2のメモリ・プールの一部分を第1スレッドに割り振るステップを含む方法。
IPC (2件)：
G06F 9/46 340 ,  G06F 12/02 540
FI (2件)：
G06F 9/46 340 B ,  G06F 12/02 540
Fターム (4件)：
5B060AC07 ,  5B098AA10 ,  5B098GA05 ,  5B098GD03
引用特許：
出願人引用 (4件)
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審査官引用 (5件)
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