特許
J-GLOBAL ID：200903097977784041
素子分離膜形成方法及びこれを利用した半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2002-127191
公開番号（公開出願番号）：特開2002-368076
出願日： 2002年04月26日
公開日（公表日）： 2002年12月20日
要約：
【要約】【課題】 素子分離膜形成法及びこれを用いた半導体装置の製造法の提供。【解決手段】 素子分離膜形成方法は、アクティブ領域とフィールド領域を備えた半導体基板を提供する段階と;半導体基板上に順次に第1絶縁層とマスク層を形成する段階と;第1絶縁層とマスク層をパターニングして半導体基板上にトレンチを形成する段階と;トレンチ上部の半導体基板に最小限一つの階段を形成する段階と;トレンチを定義する半導体基板の内部表面を覆う第2絶縁層を形成する段階と;引続き半導体基板の全表面にかけてライナ層を形成する段階と;絶縁層がトレンチを埋めることができる程度の厚さで半導体基板の全表面にかけて第3絶縁層を形成する段階と;マスク層の一部が露出される時まで第3絶縁層、ライナ層及びマスク層を研磨して同一に平坦化する段階と;エッチング工程を遂行して第1絶縁層を除去する段階と;を含む。
請求項（抜粋）：
(a)アクティブ領域とフィールド領域とを備えた半導体基板を提供する段階と;(b)前記半導体基板上に順次に第1絶縁層とマスク層とを形成する段階と;(c)前記第1絶縁層とマスク層とをパターニングして前記半導体基板上にトレンチを形成する段階と;(d)前記トレンチ上部の半導体基板に最小限一つの階段を形成する段階と;(e)前記トレンチを形成する前記半導体基板の内部表面を覆う第2絶縁層を形成する段階と;(f)前記半導体基板の全表面にかけてライナ層を形成する段階と;(g)前記半導体基板の全表面にかけて第3絶縁層を、トレンチを埋めることができる程度の厚さで形成する段階と;(h)前記マスク層の一部が露出するまで、前記第3絶縁層、前記ライナ層及び前記マスク層を研磨して同一に平坦化する段階と;(i)エッチング工程を遂行して前記第1絶縁層を除去する段階と;を含むことを特徴とする半導体装置の素子分離膜形成方法。
Fターム (18件)：
5F032AA33
, 5F032AA36
, 5F032AA44
, 5F032AA45
, 5F032AA46
, 5F032AA49
, 5F032AA67
, 5F032AA70
, 5F032AA77
, 5F032BA01
, 5F032CA17
, 5F032DA04
, 5F032DA22
, 5F032DA24
, 5F032DA30
, 5F032DA33
, 5F032DA53
, 5F032DA78
