特許

J-GLOBAL ID：200903098117168340

機能ブロック間制約高速抽出方法、及び、機能ブロック間制約高速抽出プログラムを記録した記録媒体

発明者： 片岡 佐和子 ,  牧田 泰光
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-322637
公開番号（公開出願番号）：特開2001-142921
出願日： 1999年11月12日
公開日（公表日）： 2001年05月25日
要約：

【要約】 (修正有)【課題】 上位階層の制約によって、各ユニット毎に設定された入出力インタフェースの境界条件及び最適化条件に従い、ゲートへの変換かつ最適化を行う論理合成実行手順において、論理合成を実行する前にRTL記述から境界部のタイミング制約を短時間で得るアルゴリズムを提供する。【解決手段】 論理合成を実行する前に、RTL記述から予めユニット間の境界部を抽出し、その境界部のみに論理合成A33を行い、得られたデザインに基づいてタイミング制約A8を抽出しタイミング違反がない場合に、ユニット(機能ブロック)レベルの論理合成A33′を実行する。タイミング制約は、デザインパジェット(遅延配分)A6により得る。

請求項（抜粋）：

レジスタトランスファレベルで記述された論理回路を対象として、各ユニット間の境界部の境界条件及び最適化条件等を記述したTOP制約に従って、ゲートレベルへの変換且つ最適化を行う機能ブロック間制約高速抽出方法において、前記レジスタトランスファレベルで記述される論理回路から境界部を抽出し、該抽出した前記境界部のみに論理合成を行い、該論理合成により得られる境界部のデザインに基づいてタイミング制約を抽出し、該抽出したタイミング制約からタイミング違反がないと判断された場合にユニットレベルの論理合成を実行することを特徴とする機能ブロック間制約高速抽出方法。

IPC (2件)：

G06F 17/50 ,  H01L 21/82

FI (3件)：

G06F 15/60 654 D ,  G06F 15/60 654 G ,  H01L 21/82 C

Fターム (11件)：

5B046AA08 ,  5B046BA03 ,  5B046JA03 ,  5F064DD03 ,  5F064DD04 ,  5F064DD25 ,  5F064EE47 ,  5F064HH08 ,  5F064HH10 ,  5F064HH12 ,  5F064HH13

引用特許：

審査官引用 (2件)

• 論理回路の最適化装置及びその方法
  公報種別：公開公報   出願番号：特願平8-014049   出願人：日本電気株式会社
• 論理合成の境界条件抽出システム
  公報種別：公開公報   出願番号：特願平8-347431   出願人：株式会社東芝