特許
J-GLOBAL ID：200903098154705851

半導体集積回路の配置方法

発明者：
野村 佳伸

野村 佳伸 について

, 
加藤 政美

加藤 政美 について


出願人/特許権者：
三洋電機株式会社

三洋電機株式会社 について


代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-178252
公開番号（公開出願番号）：特開2001-007206
出願日： 1999年06月24日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】 リニアSASICの開発期間を短縮する。【解決手段】 色々なユーザーが要求してくる回路をパターニング設計するもので、電子回路ブロックを構成する素子が一度選択された後、配線長やバランスが考慮されて、素子が配列されている群の中から再選択する。
請求項（抜粋）：
複数種類の半導体素子がそれぞれ群を成すように配列し、形成予定の電子回路に基づき、前記群を成す半導体素子から選択し、前記選択された半導体素子を電気的に接続する配線の長さが短くなるように、前記選択された半導体素子から非選択された半導体素子に再選択し、選択された前記半導体素子を電気的に接続する配線を配置する事を特徴とした半導体集積回路の配置方法。
Fターム (12件)：
5F064AA03 ,  5F064BB21 ,  5F064CC02 ,  5F064CC09 ,  5F064CC22 ,  5F064CC23 ,  5F064DD02 ,  5F064DD03 ,  5F064EE02 ,  5F064EE08 ,  5F064EE45 ,  5F064HH10
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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