特許
J-GLOBAL ID：200903098424772548

多層配線を有する半導体装置の製造方法

発明者：
石上 隆司

石上 隆司 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-022515
公開番号（公開出願番号）：特開2000-223492
出願日： 1999年01月29日
公開日（公表日）： 2000年08月11日
要約：
【要約】【課題】 溝配線の配線密集部分と孤立部分の寸法・膜厚のズレを無くした配線構造を提供するとともに、金属材料のCMPにおけるエロージョンの問題も同時に解決する多層配線を有する半導体装置の製造方法を提供する。【解決手段】 層間膜上に所定の配線間隔でレジストパターンを形成し、該パターンをマスクに配線層となる溝及び配線層とはならない不連続の溝又はホールを形成した後、該配線層となる溝及び配線層とはならない不連続の溝又はホールに金属を埋め込み、化学機械研磨法により表面の平坦化を実施することで配線孤立部周りのスペース部分に配線密集部と同ピッチにダミーの溝配線を配置する。
請求項（抜粋）：
一層目配線又はコンタクトの形成された半導体装置の基板上に層間膜を形成し、該層間膜に一層目配線又はコンタクトと連通する配線層と連通しない配線層とを形成するための溝をフォトリソグラフィー法により形成し、該溝に金属材料を埋め込み、化学機械研磨法で表面を平坦化して埋め込み配線を形成する多層配線を有する半導体装置の製造方法において、前記層間膜上に所定の配線間隔でレジストパターンを形成し、該パターンをマスクに配線層となる溝及び配線層とはならない不連続の溝又はホールを形成した後、該配線層となる溝及び配線層とはならない不連続の溝又はホールに金属を埋め込み、化学機械研磨法により表面の平坦化を実施する工程を有する多層配線を有する半導体装置の製造方法。
FI (2件)：
H01L 21/88 S ,  H01L 21/88 K
Fターム (35件)：
5F033HH08 ,  5F033HH11 ,  5F033HH19 ,  5F033HH33 ,  5F033JJ01 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK19 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ19 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR15 ,  5F033SS15 ,  5F033VV01 ,  5F033WW01 ,  5F033XX01
引用特許：
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM