特許

J-GLOBAL ID：200903098444308570

データ送受信回路

発明者： 下迫田 義則
出願人/特許権者： 株式会社リコー
代理人 (2件)： 渡邉 昌幸 ,  磯村 雅俊
公報種別：公開公報
出願番号（国際出願番号）：特願2005-328313
公開番号（公開出願番号）：特開2007-135122
出願日： 2005年11月14日
公開日（公表日）： 2007年05月31日
要約：

【課題】高速データ通信回路において、最大消費電流(消費電流のピーク)の低減を図り、ノイズ、不要電波輻射を抑ることが可能なデータ送受信回路を提供する。【解決手段】受信部10は、受信信号A1から受信データ13と受信クロック14を再生するクロック再生回路11と、受信データ13と受信クロック14を入力し受信データB1を出力する受信信号処理部12からなり、送信部20は、送信用基準クロック21からPLL22で生成した送信クロック25を遅延設定値36に基づき位相調整後の送信クロック26を生成する遅延回路23と、位相調整後の送信クロック26と送信データB2から送信信号A2を生成する送信信号処理回路24からなり、位相調整部30は、位相制御トリガ35を発生する位相制御トリガ発生回路32と、位相制御トリガ35により送受信クロックの位相差34から遅延設定値36を生成する遅延制御回路33とから構成される。【選択図】図1-A

請求項（抜粋）：

受信部と送信部と位相調整部を具備し高速シリアル通信の物理層のデータ送受信を行うためのデータ送受信回路であって、 前記受信部は、受信信号を入力して受信データと受信クロックを出力するクロック再生回路と、前記受信データと前記受信クロックを入力して内部インタフェースに受信データを出力する受信信号処理部から構成され、 前記送信部は、送信用基準クロックを入力して送信クロックを出力するPLL(Phase-Locked Loop)と、該PLLからの送信クロックを後述する遅延制御回路からの遅延設定値に基づき遅延し位相調整後の送信クロックを出力する遅延回路と、該遅延回路からの位相調整後の送信クロックと内部インタフェースからの送信データを入力して送信信号を出力する送信信号処理回路とから構成され、 前記位相調整部は、前記クロック再生回路からの受信クロックと前記PLLからの送信クロックを入力してそれらの位相を比較し位相差を出力する位相比較器と、位相制御トリガを発生する位相制御トリガ発生回路と、前記位相制御トリガ発生回路からの位相制御トリガにより前記位相比較器からの位相差から遅延設定値を出力する遅延制御回路とから構成され、 受信クロックと位相調整後の送信クロックの位相をずらすことにより消費電流値のピークを抑えることを特徴とするデータ送受信回路。

IPC (3件)：

H04L 7/00 ,  H04L 7/033 ,  H04B 1/40

FI (3件)：

H04L7/00 G ,  H04L7/02 B ,  H04B1/40

Fターム (15件)：

5K011EA02 ,  5K011GA05 ,  5K011GA06 ,  5K011JA01 ,  5K011KA05 ,  5K047AA02 ,  5K047AA12 ,  5K047AA13 ,  5K047BB05 ,  5K047GG05 ,  5K047GG09 ,  5K047HH17 ,  5K047MM36 ,  5K047MM59 ,  5K047MM63

引用特許：

出願人引用 (2件)

• 位相調整回路
  公報種別：公開公報   出願番号：特願平6-293049   出願人：日本電気株式会社
• 通信装置
  公報種別：公開公報   出願番号：特願2003-179619   出願人：株式会社デンソー