特許
J-GLOBAL ID：200903098562909660
メモリセルの製造方法および構造
発明者：
,
出願人/特許権者：
,
代理人 (3件)：
山本 秀策
, 安村 高明
, 森下 夏樹
公報種別：公表公報
出願番号（国際出願番号）：特願2003-566888
公開番号（公開出願番号）：特表2006-506799
出願日： 2003年01月27日
公開日（公表日）： 2006年02月23日
要約：
本メモリセルは、半導体材料内のソース領域(1)およびドレイン領域(2)と、該ソース領域とドレイン領域との間に提供されるチャネル領域上に、境界層(A、C)の間に記憶層(D’)を有する3層の層構造と、その上に配置されるゲート電極(G)とを含み、記憶層は、Al2O3からなるエッチング層(B’)によってチャネル領域の上に置き換えられる。製造中、エッチング層は、横方向にエッチングされ、それにより、第2の境界層(C)も切り取られる。結果として生じる空間は、記憶層(D’)の材料(D)で充填される。適切なスペーサの提供により、メモリセルの寸法が規定される。
請求項（抜粋）：
EEPROMのメモリセルの製造方法であって、該メモリセルにおいて、
ソース領域(1)およびドレイン領域(2)が半導体材料内に形成され、
境界層(A、C)の間に記憶層(D’)を有する三層の層構造とゲート電極(G)とが、該ソース領域とドレイン領域との間に提供されるチャネル領域(3)の上に付加され、
第1のステップにおいて、半導体(S)または半導体層の上側に、第1の境界層(A)と、該第1の境界層(A)の材料に対して選択的にエッチングされ得る材料から作られ得るエッチング層(B)と、第2の境界層(C)であって、該第2の境界層(C)に対して該エッチング層(B)の材料が同様に選択的にエッチングされ得る、第2の境界層(C)と、ゲート電極(G)とが付加され、
第2のステップにおいて、少なくとも該第2の境界層(C)および該エッチング層(B)が、該メモリ回路のために提供された領域の外側で除去され、
第3のステップにおいて、該エッチング層(B)の一部分が、該第2の境界層(C)の下で横方向のそれぞれのエッチングアタックによって選択的に除去されることにより、該エッチング層(B)の残存部分(B’)のみが、該ソース領域と該ドレイン領域との間の該チャネル領域の上で残り、
第4のステップにおいて、該エッチング層(B)の材料が除去された少なくとも第2の境界層(C)の下の領域が、提供される該記憶層(D’)の材料によって充填され、
第5のステップにおいて、該メモリセルの電気的接続のための方法ステップがさらに続く、製造方法。
IPC (4件)：
H01L 21/824
, H01L 27/115
, H01L 29/792
, H01L 29/788
H01L27/10 434
, H01L29/78 371
5F083EP17
, 5F083EP77
, 5F083ER09
, 5F083ER19
, 5F083GA09
, 5F083JA02
, 5F083JA12
, 5F083JA19
, 5F083JA32
, 5F083JA39
, 5F083NA01
, 5F083PR03
, 5F083PR05
, 5F083PR21
, 5F083PR39
, 5F083PR40
, 5F101BA42
, 5F101BA45
, 5F101BD33
, 5F101BE07
, 5F101BH02
, 5F101BH14
, 5F101BH15
, 5F101BH30
