特許

J-GLOBAL ID：200903098618149477

キャパシタ素子内蔵多層回路板及びその製造方法

発明者： 関根 秀克
出願人/特許権者： 凸版印刷株式会社
代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-379843
公開番号（公開出願番号）：特開2005-142483
出願日： 2003年11月10日
公開日（公表日）： 2005年06月02日
要約：

【課題】キャパシタ素子の下部電極の大きさに関係なくそれぞれ設計通りの容量を有するキャパシタ素子を多層回路板に内蔵させる。【解決手段】それぞれ下部電極15a、15b、誘電体層18、上部電極19a、19bを順番に積層した第1、第2のキャパシタ素子23a、23bを内蔵するキャパシタ素子内蔵多層回路板25において、第1、第2のキャパシタ素子は、それぞれ下部電極と導通しなくてかつ下部電極の周囲に形成されたダミーパターン22a、22bを含む。さらに、第1、第2のキャパシタ素子の下部電極の電極面積をS1、S2とし、第1、第2のキャパシタ素子のダミーパターンの面積をD1、D2とすると、S1>S2のときD1<D2、及びS1<S2のときD1>D2の関係を有する。【選択図】 図1

請求項（抜粋）：

それぞれ下部電極、誘電体層、上部電極を順番に積層した第1、第2のキャパシタ素子を内蔵するキャパシタ素子内蔵多層回路板において、 前記第1、第2のキャパシタ素子は、それぞれ下部電極と導通せずかつ下部電極の周囲に形成されたダミーパターンを含み、 前記第1、第2のキャパシタ素子の下部電極の電極面積をS1、S2とし、前記第1、第2のキャパシタ素子のダミーパターンの面積をD1、D2とすると、S1>S2のときD1<D2、及びS1<S2のときD1>D2の関係を有する ことを特徴とするキャパシタ素子内蔵多層回路板。

IPC (1件)：

H05K3/46

FI (1件)：

H05K3/46 Q

Fターム (10件)：

5E346AA12 ,  5E346AA13 ,  5E346AA15 ,  5E346AA32 ,  5E346AA33 ,  5E346AA60 ,  5E346CC32 ,  5E346DD12 ,  5E346FF45 ,  5E346HH32

引用特許：

出願人引用 (4件)

• プリント配線板およびその製造方法
  公報種別：公開公報   出願番号：特願2000-373801   出願人：三菱電機株式会社
• コンデンサの製造方法
  公報種別：公開公報   出願番号：特願平9-124986   出願人：日本特殊陶業株式会社
• 特開平2-208914
  
• プリント配線基板およびその製造方法
  公報種別：公開公報   出願番号：特願2002-094042   出願人：日本ゼオン株式会社, 日本ビクター株式会社

審査官引用 (2件)

• コンデンサの製造方法
  公報種別：公開公報   出願番号：特願平9-124986   出願人：日本特殊陶業株式会社
• 特開平2-208914