特許
J-GLOBAL ID：200903098644518200

半導体装置の製造方法

発明者：
三ヶ木 郁

三ヶ木 郁 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平11-283608
公開番号（公開出願番号）：特開2001-110748
出願日： 1999年10月04日
公開日（公表日）： 2001年04月20日
要約：
【要約】【課題】 低抵抗かつ安定した電気特性を有するシリサイド膜を、微細で不純物濃度が高いゲート電極及び拡散層上においても、デバイス特性に劣化を生じることなく、自己整合的に形成することができる半導体装置の製造方法を提供する。【解決手段】 ソース・ドレイン領域である拡散層6及びゲート電極であるゲートシリコン膜4が形成されたMOSトランジスタ10のシリコン基板1を加熱しながら第1Co膜7a及び第2Co膜7bを間欠的に堆積して、拡散層6及びゲートシリコン膜4上にCoxSiy(x≧y)の中間反応層を自己整合的に形成する。その後、第1の熱処理により拡散層6及びゲートシリコン膜4のSiとCoとの反応を促進させた後、この第1の熱処理において未反応のCo膜を除去する。そしてゲートシリコン膜4及び拡散層6表面のCoxSiyを第1の熱処理より高温で第2の熱処理をすることによりCoSi2膜に相転移させる。
請求項（抜粋）：
シリコン基板上の素子領域の所定領域にゲート絶縁膜、ゲート電極、前記ゲート電極側面のサイドウォール及びソース・ドレイン領域となる拡散層を含むトランジスタを形成する工程と、前記拡散層及び前記ゲート電極上に選択的にシリサイド膜を形成する工程と、を有し、前記シリサイド膜形成工程は、前記シリコン基板を加熱しながら第1金属膜を間欠的に堆積することにより前記第1金属膜と前記拡散層及び前記ゲート電極とを選択的に反応させた後、前記第1金属膜の堆積温度よりも高温で熱処理することにより前記拡散層及び前記ゲート電極上にシリサイド膜を形成することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/28 301 ,  H01L 29/78 ,  H01L 21/336
FI (2件)：
H01L 21/28 301 T ,  H01L 29/78 301 P
Fターム (20件)：
4M104BB01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD37 ,  4M104DD80 ,  4M104DD84 ,  4M104FF14 ,  4M104GG09 ,  4M104GG10 ,  4M104HH16 ,  5F040DA10 ,  5F040DC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EH02 ,  5F040FC19
引用特許：
審査官引用 (4件)
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