特許
J-GLOBAL ID：200903098651384325
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-172169
公開番号（公開出願番号）：特開平10-022501
出願日： 1996年07月02日
公開日（公表日）： 1998年01月23日
要約：
【要約】【課題】ソース端領域でのキャリア速度が速く、かつプロセス的に有利なMOSFETを提供すること。【解決手段】第1のソース・ドレイン層としてのn型Si0.7 Ge0.3 層9を含むp型Si0.7 Ge0.3 層4と、このp型Si0.7 Ge0.3 層4上に島状に形成され、n型反転層10が誘起されるp型歪みSi層5と、このp型歪みSi層5上に形成された第2のソース・ドレイン層としてのn型Si0.7 Ge0.3 層6と、p型歪みSi層5の側壁にゲート絶縁膜7を介して設けられたゲート電極8とを備えている。
請求項（抜粋）：
第1のソース・ドレイン層を含む第1の半導体層と、この第1の半導体層上に所定形状に形成され、反転層が誘起される第2の半導体層と、この第2の半導体層上に形成された第2のソース・ドレイン層と、前記第2の半導体層の側壁にゲート絶縁膜を介して設けられたゲート電極とからなるMOSFETを具備してなり、前記第1のソース・ドレイン層および前記第2のソース・ドレイン層のうち少なくともソースとして使用されるソース・ドレイン層の伝導帯と真空準位とのエネルギー差が、前記第2の半導体層の伝導帯と真空準位とのエネルギー差より小さいか、または前記第1のソース・ドレイン層および前記第2のソース・ドレイン層のうち少なくともソースとして使用されるソース・ドレイン層の価電子帯と真空準位とのエネルギー差が、前記第2の半導体層の価電子帯と真空準位とのエネルギー差より小さいことを特徴とする半導体装置。
IPC (2件)：
FI (3件)：
H01L 29/78 301 X
, H01L 29/78 301 B
, H01L 29/78 626 C
