特許
J-GLOBAL ID：200903098655906598
不揮発性半導体記憶装置とその製造方法および半導体装置
発明者：
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出願人/特許権者：
代理人 (3件)：
岩橋 文雄
, 内藤 浩樹
, 永野 大介
公報種別：公開公報
出願番号（国際出願番号）：特願2008-107648
公開番号（公開出願番号）：特開2009-260052
出願日： 2008年04月17日
公開日（公表日）： 2009年11月05日
要約：
【課題】1T1R型のメモリセルを用いて、抵抗変化層を形成するホールとメモリセルからの引き出し配線およびメモリセル領域の周辺の回路などの配線をほぼ同時に形成できる構成の装置およびその簡素化された製造方法を提供する。【解決手段】基板101およびトランジスタ105の上に形成された第1の層間絶縁層115を貫通して形成された第1のホール内116に埋め込まれた抵抗変化層117と、抵抗変化層を第1の層間絶縁層の下側および上側から挟む第1の配線113および第3の配線119とからなる記憶素子と、第2のホール121内に埋め込まれた導電性のコンタクトプラグ124を第1の層間絶縁層の下側および上側から挟む第2の配線114および第4の配線125とからなる接続部とを備え、記憶素子120とトランジスタ105とが直列に接続されたメモリセル126が、コンタクトプラグ124による周辺回路などと接続されている。【選択図】図1
請求項（抜粋）：
基板上に第1の配線および第2の配線を形成する下部配線形成工程と、
前記第1の配線および前記第2の配線を覆う第1の層間絶縁層を形成する工程と、
前記第1の層間絶縁層を貫通して第1のホールおよび第2のホールを形成する工程と、
前記第1のホールおよび前記第2のホールの底部および側壁に抵抗変化層を形成して埋め込む埋込工程と、
前記第1のホールを少なくとも覆うエッチングマスク層を形成する工程と、
前記第2のホールの底部の前記抵抗変化層を除去するエッチング工程と、
前記第2のホールにコンタクトプラグを埋め込む工程と、
前記第1のホールおよび前記第2のホールを少なくとも覆う第3の配線および第4の配線を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
IPC (1件)：
FI (1件)：
Fターム (17件)：
5F083FZ10
, 5F083GA02
, 5F083GA10
, 5F083GA21
, 5F083GA27
, 5F083JA36
, 5F083JA39
, 5F083JA40
, 5F083KA01
, 5F083KA05
, 5F083KA19
, 5F083MA05
, 5F083MA06
, 5F083MA16
, 5F083MA19
, 5F083MA20
, 5F083PR09
