特許

J-GLOBAL ID：200903098753204704

膜厚が異なるゲート絶縁膜を有する半導体装置の製造方法

発明者： 佐々木 誠
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平11-117347
公開番号（公開出願番号）：特開2000-307012
出願日： 1999年04月23日
公開日（公表日）： 2000年11月02日
要約：

【要約】【課題】 熱酸化による不純物の増速拡散を抑制し、ゲート絶縁膜の厚膜化を回避してトランジスタの特性の劣化を防止し、またプラズマによる電流が流れてゲート絶縁膜にダメージを与えることがなく、ゲート絶縁膜の耐圧劣化及び歩留低下を防止することができ、MOSFETのしきい値電圧制御性を向上させることができる半導体装置の製造方法を提供する。【解決手段】 第1ゲート酸化膜3a上に第1ゲート電極膜4gを形成し、これをパターニングした後、第1ゲート電極膜4gを耐熱酸化膜として利用して第2ゲート酸化膜3bを熱酸化により形成し、更に、第2ゲート電極膜4hを全面に形成した後、第1及び第2ゲート電極膜4g、4hをCMP法により平坦化した後、これを所望のゲート電極の形状にパターニングする。

請求項（抜粋）：

同一の半導体基板上にゲート絶縁膜の膜厚が異なるトランジスタを複数製造する半導体装置の製造方法において、第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に第1ゲート電極膜を形成する工程と、一方のトランジスタを形成すべき領域にて前記第1ゲート電極膜及び第1ゲート絶縁膜を選択的に除去する工程と、前記第1ゲート電極膜をマスクとして前記一方のトランジスタを形成すべき領域に前記第1絶縁膜と異なる膜厚の第2ゲート絶縁膜を形成する工程と、前記第2ゲート絶縁膜上に第2ゲート電極膜を形成する工程と、前記第1ゲート電極膜及び前記第2ゲート電極膜をパターニングして第1及び第2のゲート電極を形成する工程と、を有することを特徴とする膜厚が異なるゲート絶縁膜を有する半導体装置の製造方法。

IPC (3件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78

FI (2件)：

H01L 27/08 102 C ,  H01L 29/78 301 G

Fターム (31件)：

5F040DA06 ,  5F040DA19 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EC26 ,  5F040ED04 ,  5F040ED05 ,  5F040ED09 ,  5F040EH07 ,  5F040EK01 ,  5F040FA02 ,  5F040FA13 ,  5F040FC11 ,  5F040FC21 ,  5F048AA07 ,  5F048AA09 ,  5F048AC06 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB16 ,  5F048BD04 ,  5F048BE03 ,  5F048BF15 ,  5F048BF16 ,  5F048BF19 ,  5F048BG12

引用特許：

審査官引用 (5件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-317602   出願人：日本電気株式会社
• 特開平4-103162
  
• MOS集積回路の製造方法
  公報種別：公開公報   出願番号：特願平4-172222   出願人：日本電気株式会社
• 特開平3-184368
  
• 特開平1-257366