特許
J-GLOBAL ID：200903099053093274

半導体基体内に2個のトランジスタを形成する方法

発明者：
フランク プフイルシユ

フランク プフイルシユ について


出願人/特許権者：
シーメンス アクチエンゲゼルシヤフト

シーメンス アクチエンゲゼルシヤフト について


代理人 (1件)： 富村 潔
公報種別：公開公報
出願番号（国際出願番号）：特願平8-204331
公開番号（公開出願番号）：特開平9-036248
出願日： 1996年07月15日
公開日（公表日）： 1997年02月07日
要約：
【要約】【課題】 異なる電圧強度を有する少なくとも2個のトランジスタをただ1つの基板上にできるだけ少ない処理工程で形成することのできる方法を提供する。【解決手段】 半導体基体9内に少なくとも2個のトランジスタ1、2を形成する際ウェルドーピング領域3を形成し、その際形成すべきウェルドーピング領域3の部分にドーパント不透過性領域を有するドーパントマスクを施す。熱拡散によりウェル3内に同時に形成される従来形のウェル10よりもキャリア濃度を低く調整する。ウェル3は高電圧強度のトランジスタ用のキャリア低下に使用され、一方従来形のウェル10内に形成されたトランジスタ2は電圧強度は低いが小寸法で高い実装密度を有する。
請求項（抜粋）：
半導体基体(9)内に第1のトランジスタ(2)を収容するための第1のウェルドーピング領域(10)と、第2のトランジスタ(1)のキャリア吸込み領域の役目をする第2のウェルドーピング領域(3)とをマスクドーピングとその後の熱処理により形成し、第2のウェルドーピング領域(3)を形成するためのマスクがドーパント透過性領域(31a〜31d)とドーパント不透過性領域(30a〜30e)とを含んでいることを特徴とする半導体基体内に2個のトランジスタ(2、1)を形成する方法。
IPC (5件)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 21/8222 ,  H01L 27/06 ,  H01L 21/8249
FI (3件)：
H01L 27/08 321 B ,  H01L 27/06 101 U ,  H01L 27/06 321 E
引用特許：
審査官引用 (8件)
  • 半導体集積回路装置の製造方法
    公報種別：公開公報   出願番号：特願平5-296694   出願人：三洋電機株式会社
  • 特開昭63-269514
  • 特開昭61-174667
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