特許
J-GLOBAL ID：200903099321712837

半導体装置の製造方法

発明者：
鳥井 康司

鳥井 康司 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平9-307691
公開番号（公開出願番号）：特開平11-145090
出願日： 1997年11月10日
公開日（公表日）： 1999年05月28日
要約：
【要約】 (修正有)【課題】 溝分離部に埋込まれた絶縁膜を研磨により平坦化する際、溝分離部の密集度により絶縁膜厚が異ならないように、溝分離部への絶縁膜の埋込み性を悪化させることなく、溝内絶縁膜の膜厚がパターン間で変動するのを防止し、また同一パターン間のSi基板全域での膜厚差を解消できる半導体装置の製造方法を提供する。【解決手段】 CeO2を主体にする研磨剤でSiO2絶縁膜9を研磨し、ポリSi膜からなる研磨ストッパ上層膜8を露出させる。その際上記研磨剤ではポリSi膜の研磨速度はは低く、研磨ストッパとして働く。さらにシリカ主体のアルカリ性研磨剤を用いて、ポリSi膜及びSiO2膜を研磨するが、その研磨剤ではポリSi膜の研磨速度が最高で、SiNからなる研磨ストッパ下層膜7の研磨速度が最低である。従って研磨の第1段階にストッパとして用いたポリSi膜8を選択的に研磨できるので、研磨のパターン依存性を打消して全面を平坦化することができる。
請求項（抜粋）：
半導体基板上の凸部となる部分に研磨のストッパ層を少なくとも下層膜及び上層膜の2層形成する工程と、溝部を形成する工程と、この溝部埋めるように絶縁膜を形成する工程と、前記ストッパ層を利用して異なる研磨条件にて2段階の研磨を行う研磨工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/304 321 ,  H01L 21/76
FI (2件)：
H01L 21/304 321 S ,  H01L 21/76 L
引用特許：
審査官引用 (2件)
  • 半導体装置の製造方法
    公報種別：公開公報   出願番号：特願平9-181353   出願人：ソニー株式会社
  • 平坦化方法
    公報種別：公開公報   出願番号：特願平8-226992   出願人：ソニー株式会社

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