特許
J-GLOBAL ID：200903099372799970

スキャンパス接続装置

発明者：
中村 和史

中村 和史 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-015515
公開番号（公開出願番号）：特開2000-215223
出願日： 1999年01月25日
公開日（公表日）： 2000年08月04日
要約：
【要約】【課題】 ホールドタイムエラーの発生を少なくし、且つ、スキャンパス配線がLSIの配線収容性へ与える影響を最小限にする。【解決手段】 論理接続情報/ライブラリ情報入力手段2は、回路を構成するブロック間の論理接続情報およびLSIのレイアウトを行う上で必要な物理ライブラリ情報を入力する。配置情報入力手段3はブロックの配置位置の情報を入力し、グループ内スキャンパス接続最適化手段5は、同じクロックネットに接続しているブロックをグループ内スキャンパスの接続を最適化しグループ化する。さらに、グループ間スキャンパス接続最適化手段6は、グループ間のスキャンパス接続の最適化を行う。この構成により、クロック接続を考慮してクロックスキュウが発生しにくいようにスキャンパスの付け替えを行う。このため、ホールドタイムエラーの発生が少ないスキャンパス接続装置が得られる。
請求項（抜粋）：
回路を構成するブロック間の論理接続情報およびLSIのレイアウトを行う上で必要な物理ライブラリ情報を入力する論理接続情報/ライブラリ情報入力手段と、ブロックの配置位置の情報を入力する配置情報入力手段と、同じクロックネットに接続しているブロックをグループ内スキャンパスの接続を最適化しグループ化するグループ内スキャンパス接続最適化手段と、グループ間のスキャンパス接続の最適化を行うグループ間スキャンパス接続最適化手段と、を有して構成されたことを特徴とするスキャンパス接続装置。
IPC (3件)：
G06F 17/50 ,  G01R 31/28 ,  H01L 21/82
FI (3件)：
G06F 15/60 654 N ,  G01R 31/28 G ,  H01L 21/82 C
Fターム (32件)：
2G032AA01 ,  2G032AC08 ,  2G032AC10 ,  2G032AD06 ,  2G032AE08 ,  2G032AE10 ,  2G032AE12 ,  2G032AG07 ,  2G032AK16 ,  5B046AA08 ,  5B046BA04 ,  5B046KA06 ,  5F064BB19 ,  5F064BB31 ,  5F064DD04 ,  5F064DD09 ,  5F064DD14 ,  5F064DD25 ,  5F064DD39 ,  5F064EE03 ,  5F064EE09 ,  5F064EE47 ,  5F064EE54 ,  5F064EE60 ,  5F064HH12 ,  5F064HH13 ,  9A001BB03 ,  9A001BB04 ,  9A001BB05 ,  9A001GG06 ,  9A001JJ50 ,  9A001LL05
引用特許：
出願人引用 (2件) 審査官引用 (1件)

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