特許

J-GLOBAL ID：200903099531747544

メモリ管理方法、情報処理装置、プログラムの作成方法及びプログラム

発明者： 笠原 博徳 ,  木村 啓二 ,  中野 啓史 ,  仁藤 拓実 ,  丸山 貴紀 ,  三浦 剛 ,  田川 友博
出願人/特許権者： 学校法人早稲田大学
代理人 (3件)： 後藤 政喜 ,  藤井 正弘 ,  飯田 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2007-050269
公開番号（公開出願番号）：特開2008-217134
出願日： 2007年02月28日
公開日（公表日）： 2008年09月18日
要約：

【課題】メモリへデータを効率よく配置する。【解決手段】プロセッサによって使用されるメモリの記憶領域を管理する方法であって、前記プロセッサは、タスクの実行時に使用されるデータを格納するメモリに接続されており、前記メモリの記憶領域を複数の異なるサイズのブロックに分割し、前記タスクの実行時に使用されるデータに適合するサイズのブロックを選択し、前記選択されたブロックに、前記タスクの実行時に使用されるデータを格納する。【選択図】図5

請求項（抜粋）：

プロセッサによって使用されるメモリの記憶領域を管理する方法であって、 前記プロセッサは、タスクの実行時にアクセスされるデータを格納するメモリに接続されており、 前記メモリの記憶領域を複数の異なるサイズのブロックに分割し、 前記タスクの実行時にアクセスされるデータに適合するサイズのブロックを選択し、 前記選択されたブロックに、前記タスクの実行時にアクセスされるデータを格納することを特徴とするメモリ管理方法。

IPC (3件)：

G06F 9/50 ,  G06F 12/02 ,  G06F 12/06

FI (3件)：

G06F9/06 640H ,  G06F12/02 510M ,  G06F12/06 530B

Fターム (8件)：

5B060AA12 ,  5B060AA16 ,  5B060AB14 ,  5B060KA02 ,  5B060KA06 ,  5B060KA08 ,  5B176AB08 ,  5B176AB15

引用特許：

出願人引用 (3件)

• シングルチップマルチプロセッサ
  公報種別：公開公報   出願番号：特願平11-363702   出願人：学校法人早稲田大学
• メモリ割当て
  公報種別：公表公報   出願番号：特願2006-552570   出願人：ジャルナエスアー
• プロセッサ間通信削減方法と並列化コンパイラ装置並びにプログラム
  公報種別：公開公報   出願番号：特願2001-199321   出願人：日本電気株式会社

審査官引用 (2件)

• メモリ割当て
  公報種別：公表公報   出願番号：特願2006-552570   出願人：ジャルナエスアー
• プロセッサ間通信削減方法と並列化コンパイラ装置並びにプログラム
  公報種別：公開公報   出願番号：特願2001-199321   出願人：日本電気株式会社

引用文献：

出願人引用 (1件)

• マルチグレインデータローカライゼーションのための近細粒度タスクスケジューリング

審査官引用 (1件)

• マルチグレインデータローカライゼーションのための近細粒度タスクスケジューリング