特許
J-GLOBAL ID：200903099694227246

半導体集積回路装置およびその製造方法

発明者：
黒田 謙一

黒田 謙一 について

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池田 修二

池田 修二 について

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宮沢 英之

宮沢 英之 について

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谷口 泰弘

谷口 泰弘 について

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奥山 幸祐

奥山 幸祐 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平6-286906
公開番号（公開出願番号）：特開平8-148679
出願日： 1994年11月21日
公開日（公表日）： 1996年06月07日
要約：
【要約】【目的】 微細化されたMISFETの寄生抵抗、寄生容量を低減し、駆動能力の向上、高速化を実現する。【構成】 nチャネル型MISFETQnは、ゲート絶縁膜5を介してp- 型ウエル2の主面上に形成されたゲート電極6と、p- 型ウエル2に形成された高不純物濃度のn+ 型半導体領域11と、このn+ 型半導体領域11を取り囲むように形成されたn型半導体領域12と、このn型半導体領域12とゲート電極6の下部のチャネル領域との間に形成された低不純物濃度のn- 型半導体領域8とで構成され、n型半導体領域12の不純物濃度は、高不純物濃度のn+ 型半導体領域11と低不純物濃度のn- 型半導体領域8のほぼ中間程度に設定される。
請求項（抜粋）：
MISFETを有する半導体集積回路装置であって、前記MISFETは、第1導電型の半導体基板の主面上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側の前記半導体基板の主面に設けられた第2導電型の第1半導体領域と、前記第1半導体領域を取り囲むように設けられ、前記第1半導体領域よりも不純物濃度の低い第2導電型の第2半導体領域と、前記第2半導体領域と前記ゲート電極の下部のチャネル領域との間に設けられ、前記第2半導体領域よりも不純物濃度の低い第2導電型の第3半導体領域とを備えていることを特徴とする半導体集積回路装置。
IPC (9件)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/8244 ,  H01L 27/11 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
H01L 29/78 301 L ,  H01L 27/08 321 E ,  H01L 27/10 381 ,  H01L 29/78 301 X ,  H01L 29/78 371
引用特許：
審査官引用 (22件)
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