特許
J-GLOBAL ID：200903099995045828
自動ビタビトレースバックビット格納機能を有する並列算術論理プロセッサ
発明者：
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出願人/特許権者：
代理人 (1件)：
三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平10-317097
公開番号（公開出願番号）：特開平11-261426
出願日： 1998年11月09日
公開日（公表日）： 1999年09月24日
要約：
【要約】【課題】 ビタビ復号アルゴリズムを実行するプロセッサにおいて、比較演算およびトレースバックビットスタッフィングを単一サイクルで実行する。【解決手段】 プロセッサ30は、複数のアキュムレータ32と、それに接続された複数のデータレジスタ34を有する。各アキュムレータ32は、加算器32とトレースバックシフトレジスタ46を有する。加算器32は、第1および第2のデータ入力A,Bならびにデータ出力Cを有し、複数の制御信号に応じてデータ入力A,Bの加減算および比較演算を行い、比較演算の結果に依存する値を有するトレースバック出力78を有する。トレースバックシフトレジスタ46は、トレースバック出力78を受け取る。ビタビモード信号77が1のときに比較演算が実行された場合にトレースバック出力78がトレースバックシフトレジスタ46にシフトされる。
請求項（抜粋）：
複数のアキュムレータと、該アキュムレータに接続された複数のデータレジスタを有し、自動ビタビトレースバックビット格納機能を有する並列算術論理プロセッサにおいて、各アキュムレータは、第1および第2のデータ入力ならびに1つのデータ出力を有し、複数の制御信号に応じて該データ入力の加算、減算および比較の演算を行う手段を有し、該比較演算の結果に依存する値を有するトレースバック出力を有する加算器と、前記トレースバック出力を受け取り、切り替えシフト手段を有するトレースバックシフトレジスタとを有し、前記切り替えシフト手段にはビタビモード信号が接続され、前記ビタビモード信号がアクティブのときに前記比較演算が実行された場合、前記トレースバック出力が前記トレースバックシフトレジスタにシフトされることを特徴とする、自動ビタビトレースバックビット格納機能を有する並列算術論理プロセッサ。
IPC (4件)：
H03M 13/12
, G06F 9/315
, G06F 9/30 350
, G06F 9/30 370
H03M 13/12
, G06F 9/30 350 Z
, G06F 9/30 370
, G06F 9/30 340 D
