文献

J-GLOBAL ID：201002220202112610   整理番号：10A0169765

積層方式NAND構造1トランジスタ型FeRAMの設計法

Design Technology of stacked NAND type 1-transistor FeRAM

著者 (2件)： 菅野孝一 (湘南工科大学工学部情報工学科) ,  渡辺重佳 (湘南工科大学工学部情報工学科)
資料名： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
巻： 130  号： 2  ページ： 226-234 (J-STAGE)  発行年： 2010年 
JST資料番号： S0810A  ISSN： 0385-4221  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 低コスト,不揮発性,SRAMに次ぐ高速性能を併せ持つユニバーサルメモリの候補として,積層方式NAND構造1トランジスタ型FeRAMセルを提案し,コア回路部分の設計法を検討した。1トランジスタ型FeRAMセルの基本構成を示し,4GbitのFeRAMブロックを256個配置した1Tbitのメモリ構成例を示した。通過メモリセルのゲートに高電圧パルスを印加して誤書き込みを防ぐ等の読み出し書き込み方式を述べ,コア回路の構成を述べた。セルアレイ,コア回路関連の設計及び特性の見積もりについて述べ,メモリセルを64層積層し,1本のワード線に8k個,1本のビット線に8k個のメモリセルを接続する方式により高速性能と低コストの実現可能性を示した。

シソーラス用語： *FeRAM ,  *NAND回路 ,  *積層構造 ,  *回路設計 ,  記憶素子 ,  *不揮発性メモリ ,  強誘電体 ,  記憶容量 ,  データ書込 ,  データ読取 ,  高速度 ,  復号器
準シソーラス用語： ユニバーサルメモリ

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (20件)：

• (1) S. Y. Wu : IEEE Trans. Electron Devices, ED-21, 499 (1974)
• (2) 石原 宏:「自己学習型積和演算回路素子及び回路」,特願平4-224111
• (3) H. Takato et al. : IEEE Trans. Electron Devices, Vol. 38, No3, pp. 573-578 (1991)
• (4) T. Endoh, K. Shinmei, H. Sakuraba, and F. Masuoka : “New three-dimentional memory array architecture for future ultrahigh-density”, IEEE Journal of Solid-State Circuits, Vol. 34, No. 4, pp. 476-483 (1999)
• (5) T. Endoh, M. Suzuki, H. Sakuraba, and F. Masuoka : “2.4F2 memory cell technology with Stacked- Surrounding Gate Transistor (S-SGT) DRAM”, IEEE Trans. Electron Devices, Vol. 48, No. 8, pp. 1599-1603 (2001)

タイトルに関連する用語 (4件)： 積層方式NAND ,  トランジスタ ,  FeRAM ,  設計法