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J-GLOBAL ID：201002246351114560   整理番号：10A0755051

RTLからゲートレベルまで経路マッピングの方法とその偽経路同定への応用

A Method of Path Mapping from RTL to Gate Level and Its Application to False Path Identification

著者 (3件)： IWATA Hiroshi (Nara Inst. Sci. and Technol., Ikoma-shi, JPN) ,  OHTAKE Satoshi (Nara Inst. Sci. and Technol., Ikoma-shi, JPN) ,  FUJIWARA Hideo (Nara Inst. Sci. and Technol., Ikoma-shi, JPN)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E93-D  号： 7  ページ： 1857-1865  発行年： 2010年07月01日 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 回路における偽経路に関する情報は設計と試験に有用であった。この情報の使用は,回路領域,論理合成に必要である時間,試験生成そして回路の試験的応用を低減するだけではなく,過剰試験を軽減するのにも寄与する可能性があった。ゲートレベルでの偽経路の同定が困難なので,ハイレベルな設計情報を使用するいくつかの方法を提案した。これらの方法は,レジスタ転送レベル(RTL)とゲートレベルで経路間の通信を確立した場合にだけ,有効になった。現在まで,論理合成において示した制限は,通信を確立する唯一の方法であった。しかしながら,工業デザインにとっては実際的でなかった。本稿では,著者らは対応するゲートレベル経路に,そのような特定の論理合成をしないで,RTL偽経路マッピングする方法を提案した;それは対応するゲートレベル経路が偽であることを保証した。実験結果により,本経路マッピング法がRTL偽経路と多くのゲートのレベル偽経路の通信を確立できるということを示した。(翻訳著者抄録)

シソーラス用語： ゲート【半導体】 ,  写像 ,  *同定 ,  *経路 ,  論理合成 ,  回路試験 ,  インダストリアルデザイン ,  通信網 ,  信号レベル
準シソーラス用語： RTL ,  *マッピング ,  レジスタ転送レベル ,  工業デザイン ,  設計情報

分類 (2件)： その他の情報処理  (JE15050M) ,  システム同定  (IA02040O)

引用文献 (12件)：

• CHENG, K. T. Classification and identification of non-robust untestable path delay faults. IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 1996, 15, 8, 845-853
• KAJIHARA, S. A method for identifying robust dependent and functionally unsensitizable paths. International Conference on VLSI Design, Jan 1997. 1997, 82-87
• SHAO, Y. An efficient method to identify untestable path delay faults. Proc. 10th Asian Test Symposium, 2001. 2001, 233-238
• KRSTIC, A. Testable path delay fault cover for sequential circuits. Design Automation Conference, with EURO-VHDL'96 and Exhibition, Proc. EURO-DAC'96, European, Sept. 1996, 220-226
• TEKUMALLA, R. Identifying redundant path delay faults in sequential circuits. Proc. Ninth International Conference on VLSI Design, Jan. 1996. 1996, 406-411

タイトルに関連する用語 (6件)： RTL ,  ゲート ,  経路 ,  マッピング ,  同定 ,  応用