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J-GLOBAL ID：201002250748690912   整理番号：10A0710502

逐次比較型ADコンバータのマルチビット化の一手法

A Implementation Technique of a Multibit Succesive Approximation Resister AD Converter

著者 (4件)： 國方直也 (大阪大) ,  今井快多 (大阪大) ,  井戸徹 (大阪大) ,  谷口研二 (大阪大)
資料名： 電気学会電子回路研究会資料  (電気学会研究会資料)
巻： ECT-10  号： 52-72  ページ： 97-99  発行年： 2010年06月10日 
JST資料番号： X0578A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 低消費電力なアナログ-デジタル・コンバータ(ADC)として,逐次比較型のADC(SAR-ADC)が注目されている。SAR-ADCを高速動作させるために,比較動作をマルチビット化する方法が採られるが,マルチビット比較動作に必要となる比較電圧を生成するデジタル-アナログ・コンバータ(DAC)に用いられるキャパシタが非常に多くなってしまう欠点がある。そこで,比較電圧生成に使用するキャパシタの数を抑えつつ,マルチビット比較動作のSAR-ADCを構成する手法を提案する。提案構成は,既存のSAR-ADCと同等の主DAC1つに対し,電荷保存を用いて実現したシンプルな従DACの出力を加減算することで比較電圧を得るものである。従って,既存構成に対して少ないキャパシタ数で2ビット比較を実現可能としている。シミュレーションの結果より,提案構成で正しくAD変換できることを確認した。

シソーラス用語： *信号比較 ,  *AD変換器 ,  *高速化 ,  電圧 ,  DA変換 ,  コンデンサ ,  実現可能性 ,  消費電力 ,  *逐次近似
準シソーラス用語： *基準電圧 ,  *低消費電力化

分類 (1件)： AD・DA変換回路  (NC05080M)

引用文献 (5件)：

• Naveen Verma, Anantha P Chandrakasan, “An Ultra Low Energy 12-bit Rate-Resolution Scalable SAR ADC for Wireless Sensor Nodes”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL42, NO6, JUNE 2007.
• Sang-Hyun Cho, Chang-Kyo Lee, Jong-In Song, “De sign of a 1-Volt and A μ-power SARADC for Sensor Network Application”, Circuits and Systems, 2007. ISCAS 2007. IEEE International Symposium on, pp. 3852-3855, May, 2007.
• Zhiheng Cao, Shouli Yan, “A 32mW 1.25GS/s 6b 2b/step SAR ADC in 0.130m CMOS”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL44, NO3, MARCH 2009.
• P E Allen and D R Holberg, “CMOS Analog Circuit Design 2nd ed.”, Oxford, 2002.
• Baker Li Boyce, “CMOS CIRCUIT DESIGN, LAYOUT, AND SIMULATION”, IEEE INC., 1998

タイトルに関連する用語 (4件)： 逐次比較型 ,  ADコンバータ ,  マルチビット化 ,  手法