ディジタル誤り訂正によるSAR ADCアーキテクチャー

HOTTA Masao; KAWAKAMI Masayuki; KOBAYASHI Haruo; SAN Hao; TAKAI Nobukazu; MATSUURA Tatsuji; ABE Akira; YAGI Katsuyoshi; MORI Toshihiko

文献

J-GLOBAL ID：201002254315981039 整理番号：10A1165160

ディジタル誤り訂正によるSAR ADCアーキテクチャー

SAR ADC Architecture with Digital Error Correction

出版者サイト {{ this.onShowPLink() }} 複写サービスで全文入手 {{ this.onShowCLink("http://jdream3.com/copy/?sid=JGLOBAL&noSystem=1&documentNoArray=10A1165160&COPY=1") }}
高度な検索・分析はJDreamⅢで {{ this.onShowJLink("http://jdream3.com/lp/jglobal/index.html?docNo=10A1165160&from=J-GLOBAL&jstjournalNo=W1854A") }}

著者 (9件)： , , , , , , , ,
資料名：
巻： 5 号： 6 ページ： 651-659 発行年： 2010年11月
JST資料番号： W1854A ISSN： 1931-4973 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

逐次近似レジスタ(SAR)アナログ・ディジタル変換器(ADC)を使用する際の特殊な問題を記述し,TSMC 0.18μm CMOS技術を用いることにより10ビットSAR ADCの回路設計と測定の結果を紹介した。一つのコンパレータにより従来の二分探索SAR ADCsに比べてSAR ADCの変換率の改善を試験チップのトランジスタ水準回路シミュレーションと測定により検証した。シミュレーションと測定の結果から,三つのコンパレータを備えた提案のSAR ADCは高い変換率を得るのに有効であることが分かった。

, , , , , ,

AD・DA変換回路

引用文献 (9件)：

CASIER, H. Technology consideration for automotive. Proceedings of ESSCIRC, Leuven, Belgium, September, 2004. 2004, 37-41
ISSCC Short Course. Automotive Technology and Circuits, San Francisco, February, 2005. 2005
KUTTNER, F. A 1.2V 10b 20 MS/S non-binary successive approximation ADC in O.13μm CMOS. Technical Digest of ISSCC, San Francisco, February, 2002. 2002
HESENER, M. A 14b 40 MS/s redundant SAR ADC with 480 MHz clock in 0.13μm CMOS. Technical Digest of ISSCC, San Francisco, February, 2007. 2007
HOTTA, M. SAR ADC architecture with digital error correction. Technical Digest of Analog VLSI Workshop 2006, Hangzhou, China, November. 2006

, , , ,

前のページに戻る