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J-GLOBAL ID：201002288592366785   整理番号：10A0343807

22nm世代に向けたEUVリソグラフィを用いた70nmピッチCu/ポーラス低kD/D集積の実用化研究

Feasibility Study of 70nm Pitch Cu/Porous Low-k D/D Integration Featuring EUV Lithography toward 22nm Generation

著者 (14件)： NAKAMURA N. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  ODA N. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  SODA E. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  HOSOI N. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  GAWASE A (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  AOYAMA H. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  TANAKA Y. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  KAWAMURA D. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  CHIKAKI S. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  SHIOHARA M. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  TARUMI N. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  KONDO S. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  MORI I. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN) ,  SAITO S. (Semiconductor Leading Edge Technol., Inc., Ibaraki, JPN)
資料名： Technical Digest. International Electron Devices Meeting  (Technical Digest. International Electron Devices Meeting)
巻： 2009  ページ： 817-820  発行年： 2009年 
JST資料番号： C0829B  ISSN： 0163-1918  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 70nm2層Cu/低k配線をEUVリソグラフィを使って製作した。Ruバリアメタルとポーラスシリカ(Po-SiO,k=2.1)を使い比抵抗が4.5Ωcm以下,そしてポーラスSiOC(k=2.65)と比較して配線容量を13%削減した。Po-SiOを使った回路の特性はポーラスSiOCのものよりも10%高い。140nmピッチデュアルダマシン(D/D)配線との相性も確認した。しかし,70nmピッチ配線とD/Dプロセスによる35nmビアホールに関する問題点は未評価である。22nm世代のエレクトロマイグレーション信頼性は前世代と同じである。回路設計に対するEUVリソグラフィの利点も明らかにした。

シソーラス用語： フォトリソグラフィー ,  *半導体プロセス ,  配線 ,  ルテニウム ,  金属薄膜 ,  多孔質体 ,  二酸化ケイ素
準シソーラス用語： シリカ ,  *EUVリソグラフィー ,  Ru ,  *デュアルダマシン ,  バリアメタル ,  ポーラスシリカ

分類 (1件)： 固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (8件)： 世代 ,  EUVリソグラフィ ,  ピッチ ,  Cu ,  ポーラス ,  集積 ,  実用化 ,  研究