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J-GLOBAL ID：201002290348381408   整理番号：10A0940767

メニーコアアーキテクチャのHW評価環境ScalableCoreシステムの開発

著者 (8件)： 高前田伸也 (東京工大 大学院情報理工学研究科) ,  渡邉伸平 (東京工大 大学院情報理工学研究科) ,  姜軒 (東京工大 大学院情報理工学研究科) ,  植原昂 (東京工大 大学院情報理工学研究科) ,  藤枝直輝 (東京工大 大学院情報理工学研究科) ,  三好健文 (東京工大 大学院情報理工学研究科) ,  三好健文 (JST) ,  吉瀬謙二 (東京工大 大学院情報理工学研究科)
資料名： 情報処理学会シンポジウム論文集  (情報処理学会ワークショップ論文集)
巻： 2010  号： 5  ページ： 287-294  発行年： 2010年05月20日 
JST資料番号： Y0978B  ISSN： 1344-0640  資料種別： 会議録 (C)
記事区分： 短報  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： メニーコアプロセッサの動作を現実的な時間でシミュレートするため,我々はハードウェアによる高速プロトタイピングシステム構築手法であるScalableCoreを提案している。ScalableCoreは,シミュレーションノードであるScalableCore Unitとそれらの接続インターフェースであるScalableCore Boardから成る。ハードウェアによるシミュレータでは内在する並列性の活用によりソフトウェアによるシミュレータと比較してメニーコアアーキテクチャをより高速にシミュレーションすることができる。加えて,ScalableCoreシステムでは,シミュレーションノードの増減が容易であるため,シミュレーション対象であるアーキテクチャに対する高いスケーラビリティが得られる。本論文では,小容量のFPGAを多数接続するというコンセプトを説明し,その妥当性を議論する。また,ScalableCoreシステムVersion1.0の実装を示す。ScalableCoreシステムの上で実装した,メニーコアアーキテクチャのM-Coreが正しく動作することを確認した。45ノードのシミュレーションでは,ソフトウェアシミュレータSimMc比約7.5倍の高速化を実現した。(著者抄録)

シソーラス用語： *計算機アーキテクチャ ,  マルチプロセッサシステム ,  *性能評価 ,  計算機システム開発 ,  計算機シミュレーション ,  プロトタイピング ,  *専用プロセッサ ,  相互接続 ,  シミュレータ ,  スケーラビリティ【計算機】 ,  *FPGA ,  高速化
準シソーラス用語： ソフトウェアシミュレータ ,  ハードウェアシミュレータ ,  *メニーコアアーキテクチャ

分類 (3件)： ディジタル計算機方式一般  (JC02010O) ,  専用演算制御装置  (JC04030Y) ,  計算機システム開発  (JD02010R)

タイトルに関連する用語 (4件)： メニーコアアーキテクチャ ,  評価 ,  環境 ,  開発