特許
J-GLOBAL ID：201003006512840609

デプレッションタイプNANDフラッシュメモリ

発明者：
水上 誠

水上 誠 について

, 
西原 清仁

西原 清仁 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (21件)： 鈴江 武彦 ,  蔵田 昌俊 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  風間 鉄也 ,  勝村 紘 ,  河井 将次 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓 ,  市原 卓三 ,  山下 元
公報種別：公開公報
出願番号（国際出願番号）：特願2008-308607
公開番号（公開出願番号）：特開2010-134983
出願日： 2008年12月03日
公開日（公表日）： 2010年06月17日
要約：
【課題】デプレッションタイプNANDの読み出し時のセル閾値変動を防止する。【解決手段】本発明の例に係わるデプレッションタイプNANDフラッシュメモリは、NANDストリングを構成する複数のデプレッションタイプFETの各々が、電荷蓄積層内の電荷量に応じて閾値が変化するトランジスタであり、隣接メモリセル記憶部が、選択されたデプレッションタイプFETのソース線側に隣接するソース線側デプレッションタイプFETの閾値を記憶する。制御回路は、読み出し時に、隣接メモリセル閾値記憶部に記憶された閾値に特定電位記憶部に記憶された特定電位を足した値を、ソース線側デプレッションタイプFETのゲート電位に加える。【選択図】図2
請求項（抜粋）：
直列接続された複数のデプレッションタイプFETから構成されるNANDストリングと、読み出し時に前記複数のデプレッションタイプFETのゲート電位を制御する制御回路と、特定電位記憶部と、隣接メモリセル閾値記憶部とを具備し、 前記複数のデプレッションタイプFETの各々は、電荷蓄積層内の電荷量に応じて閾値が変化するトランジスタであり、前記隣接メモリセル記憶部は、選択されたデプレッションタイプFETのソース線側に隣接するソース線側デプレッションタイプFETの閾値を記憶し、前記制御回路は、前記読み出し時に、前記隣接メモリセル閾値記憶部に記憶された閾値に前記特定電位記憶部に記憶された特定電位を足した値を、前記ソース線側デプレッションタイプFETのゲート電位に加えることを特徴とするデプレッションタイプNANDフラッシュメモリ。
IPC (7件)：
G11C 16/06 ,  G11C 16/02 ,  H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  G11C 16/04
FI (5件)：
G11C17/00 633B ,  G11C17/00 613 ,  H01L29/78 371 ,  H01L27/10 434 ,  G11C17/00 622E
Fターム (30件)：
5B125BA02 ,  5B125CA19 ,  5B125CA21 ,  5B125DA03 ,  5B125DA09 ,  5B125EA05 ,  5B125EB10 ,  5B125EG14 ,  5B125FA05 ,  5B125FA06 ,  5F083EP02 ,  5F083EP18 ,  5F083EP23 ,  5F083EP33 ,  5F083EP76 ,  5F083GA10 ,  5F083GA11 ,  5F083GA15 ,  5F083HA02 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20 ,  5F101BA01 ,  5F101BA45 ,  5F101BB05 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BF01
引用特許：
出願人引用 (2件)

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