特許
J-GLOBAL ID：201003009817072198

半導体集積回路装置

発明者：
清水 洋治

清水 洋治 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2008-316965
公開番号（公開出願番号）：特開2010-141187
出願日： 2008年12月12日
公開日（公表日）： 2010年06月24日
要約：
【課題】スタンダードセルを小型化することのできる技術を提供する。【解決手段】電源電位Vddを供給し、第1方向に沿って形成された第1タップと、電源電位Vssを供給し、第1方向と交差する第2方向に第1タップと対向して配置され、第1方向に沿って形成された第2タップと、第1タップと第2タップとの間に形成されたスタンダードセル3において、第2方向における第1タップの中心と第2方向における第2タップの中心との間のセルの高さ(距離L)を[(整数+0.5)×第2層目の配線の配線ピッチ]または[(整数+0.25)×第2層目の配線の配線ピッチ]とする。【選択図】図2
請求項（抜粋）：
第1電位を供給し、第1方向に沿って形成された第1タップと、 前記第1電位と異なる電位である第2電位を供給し、前記第1方向と交差する第2方向に前記第1タップと対向して配置され、前記第1方向に沿って形成された第2タップと、 前記第2方向における前記第1タップの中心と、前記第2方向における前記第2タップの中心との間に形成されたスタンダードセルとを複数配列して構成されるセルアレイと、 前記第1タップ、前記第2タップおよび前記セルアレイ上に形成された複数層の配線とを含む半導体集積回路装置であって、 前記第1タップと前記第2タップとの間のセルの高さを[(整数+0.5)×前記複数層の配線のうち第2層目の配線の配線ピッチ]とすることを特徴とする半導体集積回路装置。
IPC (1件)：
H01L 21/82
FI (1件)：
H01L21/82 B
Fターム (26件)：
5F064AA04 ,  5F064BB02 ,  5F064BB05 ,  5F064BB06 ,  5F064BB07 ,  5F064BB19 ,  5F064BB26 ,  5F064CC09 ,  5F064CC10 ,  5F064CC12 ,  5F064DD05 ,  5F064DD07 ,  5F064DD19 ,  5F064EE09 ,  5F064EE14 ,  5F064EE19 ,  5F064EE23 ,  5F064EE24 ,  5F064EE25 ,  5F064EE27 ,  5F064EE32 ,  5F064EE33 ,  5F064EE34 ,  5F064EE35 ,  5F064EE36 ,  5F064EE52
引用特許：
出願人引用 (5件)
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審査官引用 (3件)

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