スピントランジスタ、このスピントランジスタを備えたリコンフィギャラブル論理回路および磁気メモリ

発明者： , , , ,
出願人/特許権者：
代理人 (4件)：吉武賢次 , 佐藤泰和 , 吉元弘 , 川崎康
公報種別：公開公報
出願番号（国際出願番号）：特願2009-071946
公開番号（公開出願番号）：特開2010-225885
出願日： 2009年03月24日
公開日（公表日）： 2010年10月07日
要約：

【課題】電子と正孔の相互作用による、磁化方向が略平行なときの電流IDPと、磁化方向が略反平行なときの電流IDAPとの差の絶対値の減少を抑制することを可能にする。【解決手段】表面にn型の半導体領域が設けられた半導体基板10と、半導体領域上に離間して設けられたソース電極30aおよびドレイン電極30bであって、ドレイン電極は半導体領域上に設けられ半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が半導体領域の半導体の価電子帯端よりも低いエネルギーを有するn型の第1半導体層31bと、第1半導体層上に設けられた第1強磁性層34bとを有し、ソース電極は半導体領域上に設けられた第2強磁性層34aを有する、ソース電極およびドレイン電極と、ソース電極とドレイン電極との間の半導体領域に設けられたゲート電極24と、を備え、第1および第2強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変である。【選択図】図5

請求項（抜粋）：

表面にn型の半導体領域が設けられた半導体基板と、前記半導体領域上に離間して設けられたソース電極およびドレイン電極であって、前記ドレイン電極は前記半導体領域上に設けられ前記半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が前記半導体領域の半導体の価電子帯端よりも低いエネルギーを有するn型の第1半導体層と、前記第1半導体層上に設けられた第1強磁性層とを有し、前記ソース電極は前記半導体領域上に設けられた第2強磁性層を有する、ソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記半導体領域に設けられたゲート電極と、を備え、前記第1および第2強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変であることを特徴とするスピントランジスタ。

IPC (5件)：

H01L 29/82 , H01L 21/824 , H01L 27/105 , H01L 21/82 , H01L 21/28

FI (6件)：

H01L29/82 Z , H01L27/10 447 , H01L21/82 A , H01L21/28 301R , H01L21/28 301B , H01L21/28 301A

Fターム (55件)：

4M104AA03 , 4M104BB01 , 4M104BB02 , 4M104BB40 , 4M104CC01 , 4M104CC05 , 4M104DD78 , 4M104EE09 , 4M104FF03 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 4M104GG16 , 4M119AA15 , 4M119BB13 , 4M119CC05 , 4M119DD42 , 4M119EE22 , 4M119EE27 , 5F064AA08 , 5F064BB03 , 5F064BB04 , 5F064BB13 , 5F064BB14 , 5F064BB15 , 5F064CC10 , 5F064CC12 , 5F064CC13 , 5F064CC30 , 5F064EE27 , 5F064GG05 , 5F092AA02 , 5F092AB06 , 5F092AB10 , 5F092AC24 , 5F092AD25 , 5F092BB17 , 5F092BB23 , 5F092BB24 , 5F092BB33 , 5F092BB34 , 5F092BB35 , 5F092BB36 , 5F092BB37 , 5F092BB43 , 5F092BB44 , 5F092BD04 , 5F092BD05 , 5F092BD06 , 5F092BD13 , 5F092BD14 , 5F092BD15 , 5F092BD20 , 5F092CA23 , 5F092CA25

引用特許：

審査官引用 (3件)

半導体スピンデバイス及びスピンFET
公報種別：公開公報出願番号：特願2008-041962 出願人：TDK株式会社
スピンFET及び磁気抵抗効果素子
公報種別：公開公報出願番号：特願2007-221600 出願人：株式会社東芝
スピンFET、磁気抵抗効果素子及びスピンメモリ
公報種別：公開公報出願番号：特願2007-079966 出願人：株式会社東芝

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