特許
J-GLOBAL ID：201003029592592929

薄膜トランジスタおよびその製造方法

発明者：
中野 文樹

中野 文樹 について

, 
木村 知洋

木村 知洋 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (5件)： 奥田 誠司 ,  喜多 修市 ,  山下 亮司 ,  三宅 章子 ,  川口 寿志
公報種別：公開公報
出願番号（国際出願番号）：特願2008-192222
公開番号（公開出願番号）：特開2010-034139
出願日： 2008年07月25日
公開日（公表日）： 2010年02月12日
要約：
【課題】 GOLD構造を有する薄膜トランジスタのゲート/ドレイン重なり容量を減少させる。【解決手段】チャネル領域3と、チャネル領域3の両側にそれぞれ位置するソース領域およびドレイン領域5と、チャネル領域3とソース領域および前記ドレイン領域5の少なくとも一方とに挟まれ、ソース領域およびドレイン領域5よりも不純物濃度の低い少なくとも1つの低濃度不純物領域4とを有する半導体層12と、半導体層12上に形成され、チャネル領域3と接するゲート絶縁膜7と、ゲート絶縁膜7上に、少なくとも1つの低濃度不純物領域4およびチャネル領域3と重なるように配置されたゲート電極8と、ゲート絶縁膜7と半導体層12との間に、少なくとも1つの低濃度不純物領域4を覆うように形成された他の絶縁膜6とを備える。【選択図】 図1
請求項（抜粋）：
チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域と、前記チャネル領域と前記ソース領域および前記ドレイン領域の少なくとも一方とに挟まれ、前記ソース領域および前記ドレイン領域よりも不純物濃度の低い少なくとも1つの低濃度不純物領域とを有する半導体層と、 前記半導体層上に形成され、前記チャネル領域と接するゲート絶縁膜と、 前記ゲート絶縁膜上に、前記少なくとも1つの低濃度不純物領域および前記チャネル領域と重なるように配置されたゲート電極と 前記ゲート絶縁膜と前記半導体層との間に、前記少なくとも1つの低濃度不純物領域を覆うように形成された他の絶縁膜と を備えた薄膜トランジスタ。
IPC (2件)：
H01L 21/336 ,  H01L 29/786
FI (3件)：
H01L29/78 616A ,  H01L29/78 616M ,  H01L29/78 617U
Fターム (45件)：
5F110AA01 ,  5F110AA02 ,  5F110BB02 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD17 ,  5F110EE01 ,  5F110EE04 ,  5F110EE14 ,  5F110EE15 ,  5F110FF02 ,  5F110FF04 ,  5F110FF09 ,  5F110FF12 ,  5F110FF29 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG28 ,  5F110GG44 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL01 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL12 ,  5F110HL23 ,  5F110HM13 ,  5F110HM15 ,  5F110NN03 ,  5F110NN04 ,  5F110NN23 ,  5F110NN24 ,  5F110PP01 ,  5F110PP03 ,  5F110PP34 ,  5F110QQ11
引用特許：
出願人引用 (2件)

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