特許
J-GLOBAL ID：200903024641625118

半導体装置およびその作製方法

発明者：
中村 理

中村 理 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2001-199012
公開番号（公開出願番号）：特開2003-017502
出願日： 2001年06月29日
公開日（公表日）： 2003年01月17日
要約：
【要約】【課題】 本発明は、オフ電流値が低く、信頼性の高いTFTおよび該TFTを備えた電子機器を得ることを課題とする。【解決手段】 層間絶縁膜14を間に挟んでゲート電極13の上方に該ゲート電極と電気的に接続された電極17を設け、ソース領域11cまたはドレイン領域11bの一部、或いはLDD領域11d、11eと重なるように配置させることでオフ電流値の低減、信頼性の向上を図り、また、ゲート電極13と電極17とのコンタクトを半導体層11と間隔を空けて配置することで微細化を図ることができる。
請求項（抜粋）：
ゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形成領域と、該チャネル形成領域とドレイン領域またはソース領域との間にLDD領域とを備えたTFTを具備した半導体装置において、前記ゲート電極を覆う層間絶縁膜上に前記ゲート電極と電気的に接続された電極を有しており、該電極は、前記層間絶縁膜を間に挟んで前記LDD領域と重なることを特徴とする半導体装置。
IPC (4件)：
H01L 21/336 ,  G02F 1/1368 ,  G09F 9/30 338 ,  H01L 29/786
FI (4件)：
G02F 1/1368 ,  G09F 9/30 338 ,  H01L 29/78 616 A ,  H01L 29/78 617 N
Fターム (80件)：
2H092GA49 ,  2H092GA50 ,  2H092JA24 ,  2H092JA34 ,  2H092JA37 ,  2H092JA41 ,  2H092JB58 ,  2H092JB61 ,  2H092KA10 ,  2H092KB25 ,  2H092MA27 ,  2H092NA21 ,  2H092NA26 ,  2H092PA03 ,  2H092PA07 ,  2H092PA08 ,  2H092PA10 ,  2H092PA11 ,  2H092PA13 ,  2H092RA05 ,  5C094AA05 ,  5C094AA15 ,  5C094AA25 ,  5C094AA43 ,  5C094AA48 ,  5C094AA53 ,  5C094BA03 ,  5C094BA27 ,  5C094BA43 ,  5C094CA19 ,  5C094DA09 ,  5C094DA13 ,  5C094DB01 ,  5C094DB04 ,  5C094EA04 ,  5C094EA05 ,  5C094EA07 ,  5C094EB02 ,  5C094FA01 ,  5C094FA02 ,  5C094FB12 ,  5C094FB14 ,  5C094FB15 ,  5C094GB10 ,  5F110AA06 ,  5F110AA09 ,  5F110AA14 ,  5F110AA16 ,  5F110AA25 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110EE14 ,  5F110EE22 ,  5F110EE23 ,  5F110EE24 ,  5F110EE28 ,  5F110EE30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG28 ,  5F110GG29 ,  5F110GG31 ,  5F110GG32 ,  5F110GG34 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HM02 ,  5F110HM04 ,  5F110HM12 ,  5F110HM15 ,  5F110NN02 ,  5F110NN05 ,  5F110NN36 ,  5F110NN40 ,  5F110NN72 ,  5F110NN73 ,  5F110QQ11 ,  5F110QQ19
引用特許：
審査官引用 (5件)
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