特許

J-GLOBAL ID：201003029783284108

半導体装置の製造方法

発明者： ホンフェイ ルー
出願人/特許権者： 富士電機システムズ株式会社
代理人 (1件)： 松本 洋一
公報種別：公開公報
出願番号（国際出願番号）：特願2009-124288
公開番号（公開出願番号）：特開2010-272741
出願日： 2009年05月22日
公開日（公表日）： 2010年12月02日
要約：

【目的】フォトマスク数を減らした簡素なプロセスにおいて、各種耐量が高く、オン電圧の低いIGBTの製造方法を提供する。【解決手段】半導体基板に第1と第2のトレンチを形成する。該第1と第2のトレンチを跨ぎ、更に第1と第2のトレンチの各外側の側壁から半導体基板の表面へ延びるゲート酸化膜3と該ゲート酸化膜3上のプレーナーゲートとトレンチゲートからなるゲート構造を形成する。このゲート構造をマスクにしてn+エミッタ層6とp+コンタクト層7を自己整合で形成する。【選択図】 図8

請求項（抜粋）：

半導体基板に少なくとも第1と第2のトレンチを形成し、該第1と第2のトレンチを跨ぎ、更に第1と第2のトレンチの各外側の側壁から半導体基板の表面へ延びる絶縁膜と該絶縁膜上のプレーナーゲートとトレンチゲートからなるゲート構造を形成し、前記ゲート構造をマスクにして第1導電型エミッタ層と第2導電型コンタクト層を自己整合で形成することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 29/739 ,  H01L 29/06

FI (7件)：

H01L29/78 652K ,  H01L29/78 658B ,  H01L29/78 652M ,  H01L29/78 658G ,  H01L29/78 655A ,  H01L29/78 652E ,  H01L29/78 652P

引用特許：

審査官引用 (3件)

• マスク数を低減したMOSゲートデバイスの製造プロセス
  公報種別：公開公報   出願番号：特願2000-153208   出願人：インターナショナル・レクチファイヤー・コーポレーション
• トレンチ構造を有する半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-186603   出願人：三菱電機株式会社
• 電力用半導体素子
  公報種別：公開公報   出願番号：特願平4-231513   出願人：株式会社東芝