特許
J-GLOBAL ID：201003037734963418
半導体記憶システム
発明者：
出願人/特許権者：
代理人 (2件)：
伊丹 勝
, 田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-249531
公開番号（公開出願番号）：特開2010-079774
出願日： 2008年09月29日
公開日（公表日）： 2010年04月08日
要約：
【課題】ホスト装置のデータ管理単位とメモリセルアレイのデータ管理単位との間のミスマッチに起因するシステムのオーバーヘッドを抑制することを可能にした半導体記憶システムを提供する。【解決手段】メモリセルアレイは、1つのメモリセルMC中に3ビットの情報を記憶することが可能に構成されている。ECC回路は、メモリセルアレイから読み出されたデータを冗長データに基づいて訂正する。1つのワード線WLを共有し一度に書き込み又は読み出しが可能なメモリセルMCの数が2のべき乗である。また各メモリセルMCがそれぞれ複数ページのデータを格納する。複数ページUPPER,MIDDLE、LOWERに格納される実効データの合計のデータ量が2のべき乗のビット数に設定され、複数ページの残余の部分に冗長データが格納される。【選択図】図8
請求項（抜粋）：
1つのメモリセル中にNビット(ただし、Nは2のべき乗でない3以上の自然数)の情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、
前記メモリセルアレイに対する読み出し動作、書き込み動作及び消去動作を制御する制御回路と、
前記メモリセルアレイから読み出されたデータを冗長データに基づいて訂正するECC回路と
を含み、
1つのワード線を共有し一度に書き込み又は読み出しが可能な前記メモリセルが複数ページのデータを格納し、
前記複数ページに格納されるデータの合計のデータ量が2のべき乗のビット数に設定され、前記複数ページの残余の部分に前記冗長データが格納されるように構成された
ことを特徴とする半導体記憶システム。
IPC (5件)：
G06F 12/16
, G06F 12/02
, G11C 16/02
, G11C 16/06
, G06F 12/00
G06F12/16 320F
, G06F12/02 510A
, G11C17/00 641
, G11C17/00 639C
, G11C17/00 601A
, G06F12/00 597U
5B018GA02
, 5B018HA14
, 5B018MA24
, 5B018NA06
, 5B018QA14
, 5B060CA12
, 5B125BA02
, 5B125BA19
, 5B125CA08
, 5B125CA10
, 5B125DB08
, 5B125DB09
, 5B125DD03
, 5B125DE08
, 5B125DE09
, 5B125DE14
, 5B125EA05
, 5B125EA08
, 5B125EA10
, 5B125EF02
, 5B125EF03
, 5B125EK02
, 5B125EK07
, 5B125EK10
