特許

J-GLOBAL ID：201003040577055422

ナノ構造体の配列方法、ナノデバイスの作製方法及びナノデバイス作製用基板

発明者： 末永 智一 ,  イ サンヒョン ,  イ ヒョンジョン ,  珠玖 仁 ,  八百 隆文
出願人/特許権者： 国立大学法人東北大学
代理人 (3件)： 平山 一幸 ,  篠田 哲也 ,  小川 耕太
公報種別：公開公報
出願番号（国際出願番号）：特願2009-009404
公開番号（公開出願番号）：特開2010-162673
出願日： 2009年01月19日
公開日（公表日）： 2010年07月29日
要約：

【課題】ナノ構造体を確実に電極ギャップに配置することができるナノ構造体の配列方法と、それを用いたナノデバイスの作製方法及びナノデバイス作製用基板とを提供する。【解決手段】同一線上に間隔を開けて設けられている第1の電極11と第2の電極12との間に交番電界を形成しながら、第1の電極11と第2の電極12との配列方向に沿って画成されている流路に複数のナノ構造体が混入している分散体を流すことにより、第1の電極11と第2の電極12とを跨ぐように分散体中のナノ構造体を配置する。【選択図】図1

請求項（抜粋）：

間隔を開けて設けられている第1の電極と第2の電極との間に交番電界を形成しながら、上記第1の電極及び上記第2の電極の配列方向に沿って画成されている流路に対し、複数のナノ構造体が混入している分散体を流すことにより、上記第1の電極と上記第2の電極とを跨ぐように上記ナノ構造体を配列する、ナノ構造体の配列方法。

IPC (3件)：

B82B 3/00 ,  B82B 1/00 ,  C01G 9/02

FI (3件)：

B82B3/00 ,  B82B1/00 ,  C01G9/02 A

Fターム (3件)：

4G047AA02 ,  4G047AB01 ,  4G047AD04