特許

J-GLOBAL ID：201003040931563210

素子基板、及びその製造方法、並びに電子機器

発明者： 後藤 文弘 ,  井上 和式 ,  奥村 貴典
出願人/特許権者： 三菱電機株式会社
代理人 (3件)： 家入 健 ,  岩瀬 康弘 ,  須藤 雄一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2008-211558
公開番号（公開出願番号）：特開2010-050194
出願日： 2008年08月20日
公開日（公表日）： 2010年03月04日
要約：

【課題】製造工程中の静電気による帯電を防止し、かつ、パターン膜の高精度化を実現すること。【解決手段】本発明に係る素子基板の製造方法は、絶縁性基板1の第1主面1aにパターン膜(電極パターン、配線パターン、絶縁性パターン等)が形成された素子基板の製造方法であって、第1主面1aとは反対側の絶縁性基板1の第2主面1bに、半透過性を示し、表面抵抗値が1×108Ω/cm2未満の導電膜50を概略全面に形成する工程と、第1主面1aにパターン膜を形成する工程と、を備える。【選択図】図5

請求項（抜粋）：

絶縁性基板の第1主面にパターン膜が形成された素子基板の製造方法であって、 前記第1主面とは反対側の前記絶縁性基板の第2主面に、半透過性を示し、表面抵抗値が1×108Ω/cm2未満の導電膜を概略全面に形成する工程と、 前記第1主面にパターン膜を形成する工程と、を備える素子基板の製造方法。

IPC (3件)：

H01L 29/786 ,  G09F 9/00 ,  G09F 9/30

FI (4件)：

H01L29/78 623A ,  H01L29/78 626C ,  G09F9/00 338 ,  G09F9/30 330Z

Fターム (54件)：

5C094AA05 ,  5C094AA21 ,  5C094AA31 ,  5C094AA42 ,  5C094AA43 ,  5C094AA55 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094DA13 ,  5C094FA02 ,  5C094FB12 ,  5C094GB10 ,  5C094JA05 ,  5F110AA22 ,  5F110BB01 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD12 ,  5F110DD19 ,  5F110EE03 ,  5F110EE04 ,  5F110FF03 ,  5F110FF29 ,  5F110GG02 ,  5F110GG15 ,  5F110GG44 ,  5F110HK04 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HK33 ,  5F110HK34 ,  5F110NN04 ,  5F110NN24 ,  5F110NN35 ,  5F110NN72 ,  5F110NN73 ,  5F110QQ04 ,  5F110QQ05 ,  5G435AA14 ,  5G435AA16 ,  5G435AA17 ,  5G435BB05 ,  5G435BB12 ,  5G435CC09 ,  5G435EE12 ,  5G435FF08 ,  5G435HH02 ,  5G435HH12 ,  5G435HH15 ,  5G435KK05

引用特許：

出願人引用 (2件)

• 液晶表示素子及びその製造方法
  公報種別：公開公報   出願番号：特願平6-156977   出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
• 半導体装置およびその作製方法
  公報種別：公開公報   出願番号：特願平8-171884   出願人：株式会社半導体エネルギー研究所