特許

J-GLOBAL ID：201003052115798649

半導体装置、及び薄膜キャパシタの製造方法

発明者： 大久保 和哉 ,  秋山 深一 ,  内藤 謙仁 ,  中村 誠
出願人/特許権者： 富士通マイクロエレクトロニクス株式会社
代理人 (2件)： 高橋 敬四郎 ,  来山 幹雄
公報種別：公開公報
出願番号（国際出願番号）：特願2008-159093
公開番号（公開出願番号）：特開2010-003742
出願日： 2008年06月18日
公開日（公表日）： 2010年01月07日
要約：

【課題】 下部電極となるTiN膜の表面のラフネスを低減させるために、化学機械研磨、Arによるスパッタリング、Ta膜の堆積等の工程が必要になる。【解決手段】 半導体基板(10)の上に薄膜キャパシタが配置されている。この薄膜キャパシタは、少なくとも表層部が非晶質または微結晶の金属で形成された下部電極(21a,22a)、該下部電極の上に配置された誘電体膜(23a)、及び該誘電体膜の上に配置された上部電極(24a)を含む。【選択図】 図1-3

請求項（抜粋）：

半導体基板と、 前記半導体基板の上に配置され、少なくとも表層部が非晶質または微結晶の金属で形成された下部電極、該下部電極の上に配置された誘電体膜、及び該誘電体膜の上に配置された上部電極を含む薄膜キャパシタと を有する半導体装置。

IPC (5件)：

H01L 21/822 ,  H01L 27/04 ,  H01L 21/285 ,  H01L 21/320 ,  H01L 23/52

FI (3件)：

H01L27/04 C ,  H01L21/285 S ,  H01L21/88 A

Fターム (42件)：

4M104BB02 ,  4M104BB30 ,  4M104BB37 ,  4M104DD40 ,  4M104DD42 ,  4M104FF13 ,  4M104GG19 ,  4M104HH20 ,  5F033HH08 ,  5F033HH33 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK08 ,  5F033KK33 ,  5F033LL06 ,  5F033LL08 ,  5F033LL09 ,  5F033MM05 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP16 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ27 ,  5F033QQ38 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033VV10 ,  5F033WW02 ,  5F033XX00 ,  5F033XX01 ,  5F038AC05 ,  5F038AC15 ,  5F038AC17 ,  5F038AC18 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20

引用特許：

出願人引用 (2件)

• キャパシタ素子及びその製造方法
  公報種別：公開公報   出願番号：特願2001-241274   出願人：ソニー株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2006-130083   出願人：日本電気株式会社, NECエレクトロニクス株式会社