特許
J-GLOBAL ID：201003062264618462
半導体装置の製造方法
発明者：
,
,
出願人/特許権者：
代理人 (2件)：
吉竹 英俊
, 有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2010-140172
公開番号（公開出願番号）：特開2010-206226
出願日： 2010年06月21日
公開日（公表日）： 2010年09月16日
要約：
【課題】シールリングの構造を最適化して、ダイシング部の切断面からの水分の侵入やクラックの伸展に対する障壁としての機能を確保したシールリングを備えた半導体装置の製造方法を提供する。【解決手段】半導体基板1上の回路形成領域とダイシング領域との間にシールリング100が配設されている。シールリング100は、断面形状がT字型をなすシール層が積層された部分と、断面形状が矩形をなすシール層が積層された部分とを有している。【選択図】図1
請求項（抜粋）：
(a)半導体基板上に形成された半導体集積回路の上方に配設された第1の層間絶縁膜上に、エッチングストッパ膜および第2の層間絶縁膜を順に形成する工程と、
(b)前記第2の層間絶縁膜の前記半導体集積回路の上方に対応する領域に、前記第2の層間絶縁膜を貫通して前記エッチングストッパ膜に達するホールを形成するとともに、前記第2の層間絶縁膜の前記半導体集積回路の上方に対応する領域の周囲を囲み、前記第2の層間絶縁膜を貫通して前記エッチングストッパ膜に達する溝を形成する工程と、
(c)前記ホールおよび前記溝内に樹脂層を形成する工程と、
前記工程(c)の後に、
(d)前記ホール上が開口部となった配線パターンを有するとともに、前記溝上を覆うレジストマスクを形成する工程と、
(e)前記レジストマスクをマスクとして、前記第2の層間絶縁膜を所定深さまでエッチングにより除去して、配線溝を形成する工程と、
(f)前記レジストマスクおよび前記ホールおよび前記溝内の前記樹脂層を除去した後、前記ホール底部および前記溝底部の前記エッチングストッパ膜を除去する工程と、
前記工程(f)の後に、
(g)連通した前記配線溝および前記ホール内と、前記溝内に導体層を充填する工程と、を備える半導体装置の製造方法。
IPC (2件)：
FI (1件)：
Fターム (31件)：
5F033HH11
, 5F033HH32
, 5F033JJ01
, 5F033JJ11
, 5F033JJ19
, 5F033JJ32
, 5F033JJ33
, 5F033KK11
, 5F033KK32
, 5F033MM02
, 5F033MM12
, 5F033MM13
, 5F033MM18
, 5F033NN06
, 5F033NN07
, 5F033PP06
, 5F033PP15
, 5F033PP27
, 5F033PP28
, 5F033QQ25
, 5F033RR01
, 5F033RR04
, 5F033RR06
, 5F033RR11
, 5F033SS04
, 5F033SS11
, 5F033SS15
, 5F033VV00
, 5F033WW09
, 5F033XX17
, 5F033XX18
