特許

J-GLOBAL ID：201003072193844240

半導体装置の製造方法

発明者： 射場 義久
出願人/特許権者： 富士通セミコンダクター株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2010-098927
公開番号（公開出願番号）：特開2010-171457
出願日： 2010年04月22日
公開日（公表日）： 2010年08月05日
要約：

【課題】工程数の増加を抑えながら、ビア間の耐圧の低下を抑制することができる半導体装置の製造方法を提供する。【解決手段】配線2上に低誘電率膜5及び6を形成した後、低誘電率膜5及び6上にハードマスク7、8及び9を形成する。ハードマスク7〜9上にレジストマスクを形成する。レジストマスクを用いて低誘電率膜5及び6にビアホール11を形成する。レジストマスクをアッシングする。このとき、レジストマスクから生じる飛散物をビアホール11の少なくとも側面に付着させて保護膜12を形成する。その後、ビアホール11を配線2まで到達させ、ビアホール11内に導電材を埋め込む。【選択図】図2D

請求項（抜粋）：

配線上に無機低誘電率膜を形成する工程と、 前記無機低誘電率膜上にハードマスクを形成する工程と、 前記ハードマスク上にレジストマスクを形成する工程と、 前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、 前記レジストマスクをアッシングする工程と、 前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を付着させて保護膜を形成する工程と、 前記開口部を前記配線まで到達させる工程と、 前記開口部内に導電材を埋め込む工程と、 を有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/306

FI (3件)：

H01L21/90 A ,  H01L21/302 105A ,  H01L21/302 104H

Fターム (33件)：

5F004AA09 ,  5F004BD01 ,  5F004DA00 ,  5F004DA01 ,  5F004DA16 ,  5F004DA24 ,  5F004DA26 ,  5F004DB03 ,  5F004DB26 ,  5F004EA03 ,  5F004EB01 ,  5F033HH11 ,  5F033JJ11 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ04 ,  5F033QQ07 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ14 ,  5F033QQ24 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ37 ,  5F033RR01 ,  5F033RR29 ,  5F033SS11 ,  5F033SS15 ,  5F033SS21 ,  5F033XX31

引用特許：

審査官引用 (2件)

• 半導体素子の製造方法
  公報種別：公開公報   出願番号：特願2002-124427   出願人：沖電気工業株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平10-252976   出願人：ソニー株式会社