特許
J-GLOBAL ID：201003079131182882

二重ゲート酸化物素子の集積化

発明者：
カーブ、ガウリ ブイ.

カーブ、ガウリ ブイ. について

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サマベダム、スリカンス ビー.

サマベダム、スリカンス ビー. について

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テイラー、ウィリアム ジェイ.

テイラー、ウィリアム ジェイ. について


出願人/特許権者：
フリースケール セミコンダクター インコーポレイテッド

フリースケール セミコンダクター インコーポレイテッド について


代理人 (2件)： 本田 淳 ,  池上 美穂
公報種別：公表公報
出願番号（国際出願番号）：特願2010-524070
公開番号（公開出願番号）：特表2010-538496
出願日： 2008年07月18日
公開日（公表日）： 2010年12月09日
要約：
半導体基板(12)中に第1領域と第2領域とを形成する段階が含まれる素子形成方法を提供する。本方法には、更に、第1の半導体基板と異なる電気的特性を有する半導性材料を第1領域上に形成する段階と、第1領域上に第1誘電材料(34)を形成する段階と、第1誘電材料と異なる第2誘電材料を第1誘電材料及び第2領域上に成膜する段階と、高誘電率材料(42)上にゲート電極材料(44)を成膜する段階と、が含まれる。一実施形態では、半導性材料は、シリコン・ゲルマニウムであり、半導体基板は、シリコンである。
請求項（抜粋）：
素子を形成する方法であって、 半導体基板中に第1領域及び第2領域を形成する段階と、 前記第1領域上に半導性材料を形成する段階であって、前記半導性材料が前記半導体基板と異なる電気的特性を有する段階と、 前記第1領域上に第1誘電材料を形成する段階と、 前記第1誘電材料上及び前記第2領域上に第2誘電材料を成膜する段階であって、前記第2誘電材料が前記第1誘電材料と異なる段階と、 前記第2誘電材料上にゲート電極材料を成膜する段階と を含む方法。
IPC (4件)：
H01L 21/823 ,  H01L 27/088 ,  H01L 29/786 ,  H01L 21/336
FI (7件)：
H01L27/08 102B ,  H01L27/08 102C ,  H01L29/78 618A ,  H01L29/78 617V ,  H01L29/78 613A ,  H01L29/78 618B ,  H01L29/78 617U
Fターム (46件)：
5F048AA05 ,  5F048AA07 ,  5F048AA08 ,  5F048AC01 ,  5F048AC03 ,  5F048AC06 ,  5F048BA01 ,  5F048BA14 ,  5F048BA16 ,  5F048BA19 ,  5F048BB05 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BB16 ,  5F048BB17 ,  5F048BC06 ,  5F048BD01 ,  5F048BD09 ,  5F048BE03 ,  5F048BE04 ,  5F048BG13 ,  5F110AA04 ,  5F110BB04 ,  5F110CC02 ,  5F110EE01 ,  5F110EE02 ,  5F110EE04 ,  5F110EE09 ,  5F110EE14 ,  5F110EE31 ,  5F110EE42 ,  5F110EE45 ,  5F110FF01 ,  5F110FF09 ,  5F110FF27 ,  5F110FF29 ,  5F110FF30 ,  5F110GG01 ,  5F110GG02 ,  5F110GG19 ,  5F110GG32 ,  5F110GG42 ,  5F110GG52 ,  5F110NN62 ,  5F110NN65
引用特許：
審査官引用 (2件)

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