特許
J-GLOBAL ID：201003081140745525

固体撮像装置およびその製造方法、および撮像装置

発明者：
舘下 八州志

舘下 八州志 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2009-050131
公開番号（公開出願番号）：特開2010-205951
出願日： 2009年03月04日
公開日（公表日）： 2010年09月16日
要約：
【課題】本発明は、オフセットスペーサを形成するときのシリコン基板へのエッチングダメージを防止して、画素トランジスタのノイズ発生、光電変換部の白点の発生を抑制することを可能にする。【解決手段】半導体基板11に、光電変換部21と画素トランジスタを有する画素部12と、周辺回路部と、ロジック回路部14を有する固体撮像装置の製造方法は、半導体基板11上に、第1ゲート絶縁膜31N,31Pを介して形成したロジック回路部14のトランジスタの第1ゲート電極32N,32Pと、第2ゲート絶縁膜51を介して形成した画素部12および周辺回路部のトランジスタの第2ゲート電極52を被覆し、さらに光電変換部21を被覆する第1絶縁膜71を形成した後、光電変換部21、画素部12および周辺回路部をマスク83で被覆した状態で第1絶縁膜71をエッチバックして第1ゲート電極32N,32Pの側壁にオフセットスペーサ33を形成する。【選択図】図1
請求項（抜粋）：
半導体基板に、 入射光を光電変換して信号電荷を得る光電変換部と、 前記光電変換部で生成された信号電荷を出力する画素トランジスタ部と、 前記光電変換部と前記画素トランジスタ部を有する画素部の周辺に形成されていて、NMOSトランジスタとPMOSトランジスタを有する周辺回路部を有し、 前記PMOSトランジスタ上に形成された圧縮応力を有する第1ストレスライナー膜と、 前記NMOSトランジスタ上に形成された引張応力を有する第2ストレスライナー膜を有する 固体撮像装置。
IPC (7件)：
H01L 27/14 ,  H01L 27/146 ,  H01L 21/823 ,  H01L 27/092 ,  H01L 27/06 ,  H01L 21/768 ,  H01L 23/522
FI (5件)：
H01L27/14 D ,  H01L27/14 A ,  H01L27/08 321C ,  H01L27/06 102A ,  H01L21/90 M
Fターム (60件)：
4M118AA05 ,  4M118AA10 ,  4M118AB01 ,  4M118BA14 ,  4M118CA03 ,  4M118CB13 ,  4M118DD04 ,  4M118DD12 ,  4M118EA06 ,  4M118EA14 ,  4M118EA15 ,  4M118EA16 ,  4M118FA06 ,  4M118FA27 ,  4M118FA28 ,  4M118FA33 ,  4M118GD04 ,  4M118GD07 ,  5F033GG03 ,  5F033HH04 ,  5F033KK25 ,  5F033PP06 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ54 ,  5F033QQ70 ,  5F033QQ74 ,  5F033RR06 ,  5F033RR20 ,  5F033SS02 ,  5F033SS03 ,  5F033SS15 ,  5F033TT02 ,  5F033TT08 ,  5F033VV00 ,  5F033VV06 ,  5F033WW00 ,  5F033XX19 ,  5F048AA00 ,  5F048AA08 ,  5F048AB10 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BA16 ,  5F048BB03 ,  5F048BB05 ,  5F048BB11 ,  5F048BC03 ,  5F048BC05 ,  5F048BD01 ,  5F048BD04 ,  5F048BF06 ,  5F048BF11 ,  5F048BF16 ,  5F048BG01 ,  5F048BG03 ,  5F048BG13 ,  5F048DA24
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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