特許
J-GLOBAL ID：201003088559695514
積層チップパッケージおよびその製造方法
発明者：
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出願人/特許権者：
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代理人 (2件)：
星宮 勝美
, 渡邊 和浩
公報種別：公開公報
出願番号（国際出願番号）：特願2009-207679
公開番号（公開出願番号）：特開2010-183058
出願日： 2009年09月09日
公開日（公表日）： 2010年08月19日
要約：
【課題】正常に動作しないチップに接続された配線に起因する問題を低減しながら、正常に動作しないチップを使用不能にする。【解決手段】積層チップパッケージ1は、複数対の階層部分を含む本体2と、その側面に配置された配線3A,3Bを備えている。複数対の階層部分は、第1の種類の階層部分と第2の種類の階層部分からなる特定の対の階層部分10PSを含んでいる。第1の種類の階層部分は、半導体チップに接続され、本体2の側面に配置された端面を有する複数の電極を含むが、第2の種類の階層部分は、それを含まない。配列された複数の予備階層部分を含む2つの基礎構造物を積層した積層基礎構造物を用いて、予め決められた2以上の数の対の階層部分が積層された積層体が作製され、そこに含まれる特定の対の階層部分の数と同じ数の追加の第1の種類の階層部分を積層することによって本体2が作製される。【選択図】図1
請求項（抜粋）：
上面、下面および4つの側面を有する本体と、
前記本体の少なくとも1つの側面に配置された配線とを備え、
前記本体は、積層された複数対の階層部分を含み、前記複数対の各々は、積層された2つの階層部分からなり、
前記複数対の階層部分は、1つの第1の種類の階層部分と1つの第2の種類の階層部分からなる特定の対の階層部分を1つ以上含み、
前記第1の種類の階層部分と第2の種類の階層部分は、いずれも、半導体チップを含み、
前記第1の種類の階層部分における半導体チップは正常に動作するものであり、前記第2の種類の階層部分における半導体チップは正常に動作しないものであり、
前記第1の種類の階層部分は、更に、それぞれ前記半導体チップに接続され、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された端面を有する複数の電極を含むが、前記第2の種類の階層部分は、前記半導体チップに接続されると共に前記配線が配置された前記本体の前記少なくとも1つの側面に配置される端面を有する電極を含まず、
前記配線は、前記複数の電極の端面に接続されている積層チップパッケージを製造する方法であって、
それぞれ、各々が前記本体に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される2つの基礎構造物を積層して、積層基礎構造物を作製する工程と、
前記積層基礎構造物を用いて、前記1つ以上の特定の対の階層部分を含む予め決められた2以上の数の対の階層部分が積層された本体前積層体を作製する工程と、
前記本体前積層体に含まれる前記1つ以上の特定の対の階層部分の数と同じ数の1つ以上の追加の第1の種類の階層部分を、前記本体前積層体に対して積層して、前記本体を作製する工程と、
前記本体に対して、前記配線を形成して、積層チップパッケージを完成させる工程とを備え、
前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
正常に動作しない半導体チップ予定部に接続されると共に前記配線が配置された前記本体の前記少なくとも1つの側面に配置される端面を有する電極を形成することなく、正常に動作する半導体チップ予定部に接続されるように前記複数の電極を形成する工程とを含むことを特徴とする積層チップパッケージの製造方法。
IPC (3件)：
H01L 25/065
, H01L 25/07
, H01L 25/18
出願人引用 (5件)
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審査官引用 (5件)
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