特許
J-GLOBAL ID：201003088879487570
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2008-322224
公開番号（公開出願番号）：特開2010-147221
出願日： 2008年12月18日
公開日（公表日）： 2010年07月01日
要約：
【課題】積層型LSIにおいて、各LSI間で低レイテンシかつ高スループットの通信を実現する。【解決手段】一つの貫通電極群(例えばTSVGL_0)に対して、一つの送信を行う回路(TR_00T)と複数の受信を行う回路(TR_10R,TR_20R,TR_30R)を接続する接続トポロジを採用することで、調停動作を不要にする。特に、同一LSIを複数積層する場合にもこの接続トポロジを可能にするために、積層される各LSIに、各貫通電極ポートを送信用とするか受信用とするかの指定と、各貫通電極ポートのアドレス割り振りを指定するための書き換え可能な記憶素子を搭載する。【選択図】図1
請求項（抜粋）：
互いに積層される第1、第2、および第3半導体チップと、
前記第1〜前記第3半導体チップ間で通信を行うための第1、第2、および第3貫通電極群とを備え、
前記第1半導体チップは、前記第1貫通電極群を介して前記第2半導体チップに対して要求信号を送信し、これに応じて、前記第2半導体チップは、前記第2貫通電極群を介して前記第1半導体チップに対して返答信号を返信し、
前記第1半導体チップは、前記第1貫通電極群を介して前記第3半導体チップに対して要求信号を送信し、これに応じて、前記第3半導体チップは、前記第3貫通電極群を介して前記第1半導体チップに対して返答信号を返信することを特徴とする半導体装置。
IPC (5件)：
H01L 25/065
, H01L 25/07
, H01L 25/18
, H01L 21/320
, H01L 23/52
H01L25/08 B
, H01L21/88 J
5F033MM30
, 5F033UU01
, 5F033VV04
, 5F033VV05
出願人引用 (7件)
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審査官引用 (6件)
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