特許
J-GLOBAL ID：201003091735041004
半導体装置
発明者：
出願人/特許権者：
代理人 (3件)：
稲岡 耕作
, 川崎 実夫
, 皆川 祐一
公報種別：公開公報
出願番号（国際出願番号）：特願2008-273551
公開番号（公開出願番号）：特開2010-103314
出願日： 2008年10月23日
公開日（公表日）： 2010年05月06日
要約：
【課題】VDMOSのアバランシェ耐量の向上を図ることができる、半導体装置を提供する。【解決手段】半導体層2に、N型のドリフト領域5およびP型のボディ領域6が半導体層2の基層部側からこの順に形成されている。ボディ領域6の表層部には、N型のソース領域13が形成されている。半導体層2には、トレンチ7が形成されている。トレンチ7は、ボディ領域6を貫通し、その底部がドリフト領域5に達している。トレンチ7内には、ゲート絶縁膜10を介して、ゲート電極11が埋設されている。トレンチ7の底部の周囲には、P型の第1不純物領域12がボディ領域6から離間して形成されている。また、半導体層2におけるボディ領域6の側方には、P型の第2不純物領域15がボディ領域6から分離して形成されている。そして、第1不純物領域12および第2不純物領域15は、互いに電気的に接続されている。【選択図】図2
請求項（抜粋）：
半導体層と、
前記半導体層に形成された第1導電型のドリフト領域と、
前記半導体層における前記ドリフト領域上に形成された第2導電型のボディ領域と、
前記ボディ領域の表面から前記半導体層を掘り下がり、その底部がドリフト領域に達するトレンチと、
前記トレンチの内面上に形成されたゲート絶縁膜と、
前記トレンチに前記ゲート絶縁膜を介して埋設されたゲート電極と、
前記ボディ領域の表層部に形成された第1導電型のソース領域と、
前記トレンチの底部の周囲に前記ボディ領域から離間して形成された第2導電型の第1不純物領域と、
前記半導体層における前記ボディ領域の側方に、前記ボディ領域から分離して形成され、前記第1不純物領域と電気的に接続される第2導電型の第2不純物領域とを含む、半導体装置。
IPC (1件)：
FI (3件)：
H01L29/78 652N
, H01L29/78 653A
, H01L29/78 652J
