特許

J-GLOBAL ID：201003092667036788

メモリ回路とその導電層の配線

発明者： ▲りょう▼ 忠志
出願人/特許権者： 台湾積體電路製造股▲ふん▼有限公司
代理人 (2件)： 田澤 英昭 ,  濱田 初音
公報種別：公開公報
出願番号（国際出願番号）：特願2010-006986
公開番号（公開出願番号）：特開2010-166056
出願日： 2010年01月15日
公開日（公表日）： 2010年07月29日
要約：

【課題】メモリ回路のビットライン、電圧ライン、ワードラインの配線を提供する。【解決手段】メモリ回路100のメモリアレイ100aは、データを記憶する少なくとも一つのメモリセル101aを含む。メモリセル101aは、ワードラインWL、ビットラインBL、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合される。メモリ回路100は、第一導電層、第一導電層に結合される第二導電層、及び、第二導電層に結合される第三導電層を備える。第三導電層は、ワードラインWLに対して配線され、メモリセル101a内で、ビットラインBL、ビットラインバー、第一電圧ライン、及び第二電圧ラインがない。【選択図】図1

請求項（抜粋）：

ワードライン、ビットライン、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合され、データを記憶する少なくとも一つのメモリセルと、 異なるレベルに配置され、前記ワードライン、前記ビットライン、前記ビットラインバー、前記第一電圧ライン、及び前記第二電圧ラインを定義するように配線される第一導電層、第二導電層、及び、第三導電層と、 を備えるメモリ回路において、 前記第二導電層は、前記第一導電層に電気的に結合され、 前記第三導電層は、前記第二導電層に電気的に結合され、 前記第三導電層は、ワードラインに対して配線され、前記メモリセル内に、前記ビットライン、前記ビットラインバー、前記第一電圧ライン、及び前記第二電圧ラインを備えることがないことを特徴とするメモリ回路。

IPC (4件)：

H01L 21/824 ,  H01L 27/11 ,  G11C 11/41 ,  H01L 27/10

FI (4件)：

H01L27/10 381 ,  G11C11/34 345 ,  H01L27/10 461 ,  H01L27/10 481

Fターム (19件)：

5B015JJ31 ,  5B015KA13 ,  5B015PP02 ,  5F083AD00 ,  5F083BS01 ,  5F083BS13 ,  5F083BS27 ,  5F083EP00 ,  5F083ER21 ,  5F083ER23 ,  5F083GA02 ,  5F083HA01 ,  5F083LA01 ,  5F083LA12 ,  5F083LA16 ,  5F083LA17 ,  5F083LA18 ,  5F083ZA01 ,  5F083ZA13

引用特許：

出願人引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2001-296178   出願人：三菱電機株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2003-101196   出願人：松下電器産業株式会社

審査官引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2001-296178   出願人：三菱電機株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2003-101196   出願人：松下電器産業株式会社