特許
J-GLOBAL ID：200903085449467451
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-296178
公開番号（公開出願番号）：特開2002-237539
出願日： 2001年09月27日
公開日（公表日）： 2002年08月23日
要約：
【要約】【課題】 回路構成を複雑化することなくソフトエラー低減化を図ったメモリセル構造を有する半導体記憶装置を得る。【解決手段】 NMOSトランジスタN1及びPMOSトランジスタP1によるインバータI1(出力部が記憶端子Na)とNMOSトランジスタN2及びPMOSトランジスタP2によるインバータI2(出力部が記憶端子Nb)とが交叉接続され、さらにNMOSトランジスタN3及びN4が記憶端子Na及びNbにそれぞれ接続される。記憶端子Naに一方電極が接続されるNMOSトランジスタN1及びN3はPウエル領域PW0及びPW1に分けて形成されるともに、記憶端子Nbに一方電極が接続されるNMOSトランジスタN2及びN4はPウエル領域PW1及びPW0に分けて形成される。Pウエル領域PW0及びPW1はNウエル領域NWを挟んで各々反対側に形成される。
請求項（抜粋）：
互いに交叉接続された第1及び第2のインバータを含むメモリセルを有する半導体記憶装置であって、第1の導電型が第1種、第2の導電型が第2種でそれぞれ定義され、前記第1のインバータは第1の第1種電界効果トランジスタ及び第1の第2種電界効果トランジスタからなり、前記第2のインバータは第2の第1種電界効果トランジスタ及び第2の第2種電界効果トランジスタからなり、前記第1のインバータの出力部は前記第1の第1種電界効果トランジスタの一方電極と前記第1の第2種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第1の第1種電界効果トランジスタの制御電極と前記第1の第2種電界効果トランジスタの制御電極との接続部を含み、前記第2のインバータの出力部は前記第2の第1種電界効果トランジスタの一方電極と前記第2の第2種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第2の第1種電界効果トランジスタの制御電極と前記第2の第2種電界効果トランジスタの制御電極との接続部を含み、前記メモリセルは、前記第1のインバータの出力部及び前記第2のインバータの入力部に電気的に接続される第1の記憶端子に一方電極が接続され、第1のビット線に他方電極が接続され、制御電極にワード線が接続される、第3の第1種電界効果トランジスタと、前記第2のインバータの出力部及び前記第1のインバータの入力部に電気的に接続される第2の記憶端子に一方電極が接続され、第2のビット線に他方電極が接続され、制御電極にワード線が接続される、第4の第1種電界効果トランジスタとをさらに含み、前記第1及び第2の第1種電界効果トランジスタを、互いに独立した第1及び第2の第2種ウェル領域にそれぞれ形成し、前記第3及び第4の第1種電界効果トランジスタを前記第2及び第1の第2種ウェル領域にそれぞれ形成したことを特徴とする、半導体記憶装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
5F083BS27
, 5F083BS46
, 5F083GA01
, 5F083GA09
, 5F083GA18
, 5F083JA32
, 5F083JA36
, 5F083KA01
, 5F083KA05
, 5F083KA16
, 5F083KA20
, 5F083LA01
, 5F083LA02
出願人引用 (6件)
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審査官引用 (6件)
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