特許
J-GLOBAL ID：201003094223870709
多段増幅回路
発明者：
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出願人/特許権者：
代理人 (2件)：
吉田 研二
, 石田 純
公報種別：公開公報
出願番号（国際出願番号）：特願2008-265884
公開番号（公開出願番号）：特開2010-098402
出願日： 2008年10月15日
公開日（公表日）： 2010年04月30日
要約：
【課題】電源投入時の不要発振を低減すると共に、最終段FETの破損を防ぐことのできる多段増幅回路に関し、回路構成を簡略化してコストダウンを可能とする多段増幅回路を提供する。【解決手段】多段増幅回路1は4段構成の増幅回路を有し、多段増幅回路において、入力に最も近い第1段増幅器11の出力は第2段増幅器12の入力に接続され、第2段増幅器12の出力は、第3段増幅器13であるLDMOSFETの入力に接続されている。さらに、第3段増幅器13の出力は第4段増幅器14であるGaAsFETの入力に接続され、第4段増幅器14の出力が図示しないアンテナフィーダに接続されている。さらに、コンデンサC1と抵抗R3との時定数により第3段増幅器13(TR3)のバイアス電圧の立ち上がりタイミングを第4段増幅器14(TR4)の立ち上がりタイミングよりも遅延させる。【選択図】図1
請求項（抜粋）：
電界効果トランジスタを多段に接続して高周波信号を増幅する基地局用の多段増幅回路において、
複数の電界効果トランジスタと、
最終段一つ手前の電界効果トランジスタのゲートに接続された遅延回路と、
を有し、
遅延回路は、ゲートバイアス電圧を予め決められた時間遅らせて印加することを特徴とする多段増幅回路。
IPC (2件)：
FI (2件)：
Fターム (21件)：
5J500AA01
, 5J500AA04
, 5J500AA41
, 5J500AC57
, 5J500AC87
, 5J500AC92
, 5J500AF10
, 5J500AF15
, 5J500AF16
, 5J500AH09
, 5J500AH10
, 5J500AH23
, 5J500AH25
, 5J500AH29
, 5J500AH39
, 5J500AK15
, 5J500AK31
, 5J500AM08
, 5J500AS14
, 5J500AT01
, 5J500PG02
